芯片越小，AI越狂？

在计算机芯片领域，数字越大越好：更多核心、更高GHz 频率和更高 FLOP 性能，这些都是工程师和用户共同追求的。然而，有一个指标却与之相反：越小越好。欢迎来到半导体制造和技术节点（也称为工艺节点）的世界。

但它究竟是什么？为什么它的尺寸不断缩小？为什么它要以纳米为单位？为什么数字5、3 和 2 现在成了业界热议的话题？

小型晶体管的竞争不再仅仅由智能手机或电脑驱动，人工智能也正在加速其发展。对人工智能加速器和大规模LLM 训练硬件的爆炸式增长需求，使得先进的芯片制造既成为一项战略资产，也成为全球计算能力的瓶颈。大型科技公司正投入数百亿美元用于制造和购买使人工智能成为可能的芯片。让我们踏上一段探索工艺节点世界的旅程。

特征尺寸的含义

与芯片制造相关的最大的营销术语之一是特征尺寸。

在芯片行业，特征尺寸与工艺节点息息相关。历史上，它指的是晶体管布局内部的最小间隙。如今，这一定义已被延伸和模糊——印在包装盒上的数字并不总是蚀刻在硅片上的数字。不同的制造商测量方法不同，像“5纳米”或“3纳米”这样的工艺标签也不再与字面几何形状清晰对应。

换句话说，如今的工艺节点更像是一个营销术语，在比较生产方法方面并没有多大用处。尽管如此，晶体管仍然是任何处理器的关键特性，因为晶体管组执行芯片内部所有的数字运算和数据存储。

但即使“纳米”已成为一种营销代名词，同一制造商内部节点的缩小仍然标志着密度、效率和性能的真正飞跃。正因如此，尽管存在诸多模糊性，但“更小”仍然是制程的终极目标。

为什么更小的晶体管很重要

处理器世界中没有任何活动是瞬间发生的，每个操作都需要电能。更大的组件需要更多时间来改变状态。信号需要更多时间传输，并且处理器内部的电流循环需要更多能量。简而言之，更大的组件占用更多物理空间，使芯片本身更笨重。

在上图中，我们看到了三款老式英特尔CPU。从左到右依次为：2006 年的赛扬、2004 年的奔腾 M 和 1995 年的旧款奔腾。它们的制程工艺分别为 65 纳米、90 纳米和 350 纳米。

换句话说，这款28年前设计的处理器中的关键部件比17年前的型号大了五倍多。另一个值得注意的区别是：新款芯片包含约2.9亿个晶体管，而最初的奔腾处理器只有300多万个晶体管，几乎少了一百倍。

虽然工艺节点的减少导致最近的设计物理尺寸更小、晶体管数量更多，但不可否认的是，它在英特尔的进步中发挥着关键作用。

但真正的关键在于：赛扬处理器的发热量约为30W，而奔腾处理器的发热量仅为 12W。这些热量主要来自电流在芯片电路中的流动。电流流动时，能量会因各种过程而耗散，其中绝大部分以热量的形式释放。虽然 30W 肯定高于 12W，但务必记住，赛扬处理器的晶体管数量几乎是奔腾处理器的 100 倍。鉴于较小的工艺节点具有芯片更紧凑、晶体管更多、切换更迅速（每秒计算次数更多）以及以热量形式释放的能量更少的优势，这自然会引发一个问题：为什么不是世界上所有的芯片都采用尽可能小的工艺节点来制造呢？

要有光！

此时，理解一种名为光刻的工艺至关重要。在此过程中，光线穿过一种称为光掩模的装置，该装置会阻挡特定区域的光线，同时允许其他区域光线穿透。光线穿过的区域会被高度集中到一个很小的区域。然后，这些光线会与芯片制造中使用的特殊层相互作用，从而勾勒出芯片各个组件的位置。

可以将其类比为手部的X 射线：骨头阻挡射线，起到光掩模的作用，而肉体则允许射线通过，从而产生展示手部内部结构的图像。

有趣的是，这个过程并没有使用真正的光。即使是像奔腾这样的老芯片，光的“尺寸”或波长也太大了。现在，你可能会好奇光究竟怎么会有尺寸，但这指的是波长。光是一种电磁波，是电场和磁场永恒振荡的融合。

虽然我们经常用经典的正弦波来表示它的形状，但电磁波实际上并没有明确的形状。相反，它们相互作用时产生的效应遵循这种正弦波模式。这种振荡模式的波长表示波上两个重合点之间的物理距离。

想象一下海浪拍打海岸的场景；波长是连续波峰之间的距离。电磁波的波长范围非常广泛，因此我们将它们统称为“频谱”。

小，更小，最小

下图中，我们所知的光只是整个光谱中极小的一部分。这个光谱还包括其他我们熟悉的波段，例如无线电波、微波、X射线等等。在这个光谱中，光的波长大约为 10-7米，或大约 0.000004 英寸！

对于如此微小的测量，科学家和工程师倾向于使用纳米（简称“nm”）。如果我们深入研究光谱的一部分，我们会发现可见光实际上的波长范围是从380纳米到750纳米。

来源：Philip Ronan、Gringer

回想一下本文前面提到的老款赛扬芯片，它采用65 纳米工艺制造。你可能会想，如何制造出比可见光更小的元件？很简单：光刻工艺使用的不是光，而是紫外线（又称 UV）。

根据光谱图，紫外线始于约380 纳米（可见光达到顶峰），并缩小至约 10 纳米。英特尔、台积电和格芯等制造商使用一种名为 EUV（极紫外光）的电磁波，其波长仅为 13.5 纳米。这是目前制造 7 纳米以下芯片的标准，而更先进的版本，即高数值孔径 EUV（高数值孔径 EUV），正在被引入，允许创建尺寸小于 2 纳米的特征。

这些更短的波长不仅允许生产更小的元件，而且还可能提高它们的整体质量。这使得各个部件能够更紧密地封装在一起，有助于缩小芯片的整体尺寸。

不同的制造商对其采用的制程节点规模有不同的名称。英特尔为其10 纳米制程节点之一使用了一个朗朗上口的名称：P1274，但对于普通用户来说，他们通常将其表示为“10 纳米”。相比之下，台积电则简单地将其标记为“10FF”。

像AMD 这样的处理器设计公司会设计出适合这些较小制程节点的布局和结构，然后依靠像台积电这样的制造巨头进行生产。台积电一直在努力推进更小的制程节点（5 纳米、3 纳米），为苹果、高通、英伟达和 AMD 等主要客户制造芯片。在这个制造领域，一些最小的特征尺寸仅为 6 纳米（尽管许多特征尺寸要大得多）。

最近，台积电和三星已实现3 纳米级量产，并正在为 2 纳米节点做准备，而英特尔的“英特尔 3”和“英特尔 18A”节点也已开始出货。业界也正在从 FinFET 转向新的“全栅极”（GAA）晶体管结构——英特尔的版本称为 RibbonFET——这种结构可以在原子尺度上更好地控制漏电流。

要理解2 纳米的极致，不妨想想：构成处理器主体的硅原子间距约为 0.5 纳米，每个原子的直径约为 0.1 纳米。因此，粗略估计，台积电 2 纳米晶体管的结构元素直径只有几个原子那么大。

瞄准原子的挑战

抛开芯片制造商正在努力实现仅跨越几个原子的特征这一令人难以置信的现实，EUV 光刻技术已经带来了一系列严峻的工程和制造挑战。

在人工智能时代，这些挑战尤为紧迫。微软、谷歌、亚马逊和Meta等大型科技公司和云服务提供商正在每个数据中心部署数以万计的3纳米级GPU和加速器。仅凭这些需求，全球高带宽内存（HBM）、封装和EUV工具的供应链就已捉襟见肘。

 在俄勒冈州英特尔的D1X 晶圆厂内，工程师们正在研究一台 165 吨的高数值孔径 EUV 光刻系统，这是 ASML 制造的下一代芯片制造机器，用于打印宽度仅为几十个原子的特征。

英特尔在将其10 纳米制程与 14 纳米制程的效率相匹配方面面临着巨大的挑战，而GlobalFoundries在缩小到7 纳米甚至更小的制程时也遇到了一系列问题。虽然英特尔和 GlobalFoundries 面临的难题可能不仅仅源于 EUV 光刻技术的复杂性，但这两者之间也并非完全没有关联。

电磁波的波长越短，其蕴含的能量就越大。这种较高的能量水平在芯片制造过程中存在造成损坏的风险。超精密制造极易受到所用材料中的污染和缺陷的影响。此外，衍射极限和统计噪声（EUV 波能量沉积到芯片层的位置的固有差异）等因素阻碍了生产完美芯片的愿望。

还有一个问题：在奇异的原子世界中，电流的流动和能量的转移不再遵循经典的系统和规则。以我们习以为常的尺度，让电流以移动的电子（构成原子的三种粒子之一）的形式在紧密排列的导体中流动相对容易——只需在导体上包裹一层厚厚的绝缘层即可。

然而，在英特尔和台积电的规模下，这项任务变得十分艰巨，主要是因为绝缘层厚度不够。目前，大多数生产挑战都可以归因于EUV光刻技术本身的复杂性。高数值孔径EUV对精度的要求更高，需要全新的透镜系统和光刻胶材料。

经济学与人工智能资本

这是因为，真正的问题，也就是生产困难背后的根本原因，在于英特尔、台积电及其所有制造伙伴都是企业，他们瞄准原子的唯一目的就是创造未来的收入。几年前的一篇研究论文，对较小工艺节点的晶圆成本进行了如下概述。

为了便于讨论，我们假设英特尔的Haswell CPU 系列（例如酷睿 i7-4790K）采用 28 纳米级工艺节点。在此假设下，过渡到 10 纳米工艺将使每片晶圆的成本几乎翻倍。虽然晶圆良率在很大程度上取决于每片芯片的尺寸，但较小的工艺节点有时可以通过从单个晶圆上切割出更多芯片来提高良率，从而部分抵消更高的制造成本。即便如此，制造商通常会通过提高价格将至少部分增加的成本转嫁给消费者，同时仍试图根据市场需求调整这些成本的增长。

在2000年代和2010年代，智能手机销量的激增（以及为其提供支持的系统级芯片（SoC）的出现）推动了整个行业对工艺节点的追求。家庭和汽车联网设备的快速增长进一步加剧了这一压力，迫使芯片制造商承担早期低良率生产带来的财务损失，直到其制造系统足够成熟，能够可靠地生产高良率晶圆。

在人工智能时代，这一经济方程式发生了巨大变化。

3 纳米及更小节点的晶圆成本可能超过 2 万美元，而设计一款新芯片的成本可能超过 5 亿美元。为了控制这些不断上涨的成本，大多数高端处理器现在都采用了Chiplet 架构——将多个较小的芯片集成在一个封装中。这种方法由 AMD 推广，目前已被英特尔、Nvidia 以及几乎所有主要的 AI 加速器制造商采用，以在控制成本的同时提高良率和灵活性。

如今，半导体投资大多集中在人工智能硬件领域。微软、谷歌、Meta 和亚马逊等超大规模企业每年向人工智能数据中心投入超过 2500 亿美元。这股资本浪潮将整个半导体生态系统拉入了人工智能军备竞赛——从代工厂和先进封装公司，到高带宽存储器 (HBM) 供应商以及 ASML 的 EUV 光刻工具制造商。

鉴于如今每一代新制程的投入都高达数百亿美元，风险巨大。这种金融豪赌是格芯几年前退出尖端制程竞赛的原因之一，如今它专注于成熟节点（12 至 65 纳米），服务于汽车、工业和物联网市场，在这些市场中，稳定性和规模化比尖端的微型化更重要。

前景

如果这一切听起来有点悲观，那么值得记住的是，短期前景实际上是充满希望的。正如几年前的预测，三星和台积电的3 纳米生产线已经运行了好几年，2 纳米的试运行也已在进行中，而英特尔正在利用 RibbonFET 和 PowerVia 为其最新节点提供动力，奋力反击。

 此外，芯片设计师正在通过在产品中运用多节点技术来确保其设计面向未来。AMD 的 Ryzen CPU 采用的 chiplet 设计策略为其他芯片制造商树立了先例。例如，AMD 于 2019 年推出的第三代 Ryzen CPU 就集成了两块台积电 7 纳米工艺生产的芯片和一块格芯 14 纳米工艺生产的芯片。前者是处理器的实际部件，而后者则管理连接到 CPU 的 DDR4 内存和 PCI Express 设备。

如今，这种方法已进一步成熟。AMD 的 Ryzen 9000 和 EPYC Genoa 芯片采用 5 纳米和 6 纳米芯片，而英特尔的 Meteor Lake 和 Arrow Lake 处理器则采用通过 Foveros 3D 封装集成的 7 纳米级芯片。这种芯片和 3D 堆叠的革命已变得与节点尺寸本身同等重要。

与此同时，人工智能不仅是晶圆厂飞速发展的动力，也正在成为推动它们前进的工具之一。机器学习如今正在帮助优化光刻技术，更早地发现缺陷，并提升每片晶圆的良率。人工智能的蓬勃发展不仅将制造工艺推向极限，也教会了晶圆厂如何在这种压力下生存。

上图展示了英特尔过去50 年的制程节点演变历程。纵轴以 10 为单位表示节点尺寸，从 10,000 纳米开始递增。这家芯片巨头的发展轨迹表明，节点半衰期（每次将节点尺寸减小一半所需的时间）约为 4.5 年。

事实证明，这一预测基本正确：到2025 年，英特尔、台积电和三星都将生产 3 纳米级芯片，而 2026 年至 2027 年将生产 2 纳米级芯片。从这里开始，收益将不仅仅来自于缩小尺寸，还来自于垂直发展、3D 堆叠晶体管，以及将 AI 加速更深地融入到每一层硅中。

最终的结果是芯片密度更高、散热更佳、效率显著提升——这种芯片能够让微型机器人实现边缘推理，为几乎不耗电的可穿戴设备供电，并驱动百亿亿次级数据中心而不会消耗电网资源。当然，图形硬件（或者应该说是人工智能芯片？）的视觉效果将超越十年前大片的视觉奇观。

未来确实是光明的，因为未来很小。