后摩尔时代的隐形战场：多芯片

过去，寄生效应（如电感、电容和电阻）在芯片设计中几乎只是后期才考虑的问题，但随着逻辑密度提升、互连线变薄、绝缘层缩小以及数据处理量的激增，这些效应在先进制程中变得愈发棘手。为了突破光罩尺寸限制，大型芯片厂商已从平面SoC转向定制封装的多芯片组装。然而，这一转变引入了更多互连结构和复杂交互，使得寄生效应的识别与抑制难度大幅增加。

"混合键合连接使芯片堆叠彼此非常接近，"Synopsys的工程科学家Krishnakumar Sundaresan说，"过去当人们用微凸块或C4凸块等粘合时，间距较大，一个芯片对另一个芯片的影响不存在。随着今天出现的不同封装技术——比如InFo和晶圆对晶圆，以及所有这些不同的技术——芯片间耦合产生了显著影响，因此需要提取这些影响。人们现在正在讨论如何获取这种耦合，然后如何在芯片上闭合这个模块。这是当今设计闭合需求的一个重大变化。人们也在考虑如何在左移策略中提前理解这些问题，因为每个人都有需要遵守的时间表。项目总是很紧张，事情都是并行发生的。因此，他们也在讨论如何尽早理解这些问题，这样当他们闭合芯片时，可以提前完成。"

堆叠芯片带来了全新的挑战。在2.5D或3D-IC设计中，硅通孔可能从金属堆叠的正面延伸到背面，或者介于两者之间的任何位置。"这些元件可能位于中介层上，通过微凸块将芯片与封装或板连接，或者通过介质通孔的铜垫进行混合键合，或者RDL互连，"西门子EDA的技术产品管理总监Dusan Petranovic说，"所有这些都需要建模，它们都会引入新的寄生效应。这些组件之间还存在一些芯片间相互作用，以及芯片内相互作用——意味着两个芯片可以相互作用，或者芯片与中介层，或者某种有机封装。所有这些都需要大量新的开发。如果你考虑到现在用于这些相互作用的频率很高，就会有很多新的挑战。寄生提取是所有基于小芯片的系统设计和验证的关键步骤，对于保持信号完整性、电源效率、热稳定性和整体性能至关重要。"

在3D堆叠中，提取寄生效应有两个原因。"一方面，必须提取堆叠中电路之间连接的寄生效应，3D求解器可以很好地处理，"弗劳恩霍夫IIS/EAS小芯片卓越中心主任Andy Heinig说，"然而，当一个电路的互连由于特别高的频率耦合到堆叠中的下一个电路时，就会变得具有挑战性。在这种情况下，必须同时分析两个电路的互连。要做到这一点，必须合并两个电路的数据，并进行联合提取。由于涉及大量结构，这需要非常大的计算量。"

这在小芯片设计中尤为重要，因为寄生效应不仅影响信号本身，还影响电源完整性。"为了确保电源完整性，必须提取整个电源/地网络。寄生提取就是用于这个目的。它可以准确分析电压降和动态行为，"Heinig指出。

这些都是老问题的新变化，但解决它们变得越来越复杂。"寄生提取工具从EDA早期就已经存在，"Ansys产品营销总监Marc Swinnen说，"寄生效应过去是事后才考虑的。过去你拿到器件，在SPICE中建模，然后运行SPICE。那导线呢？导线需要一点电阻/电容。这只是为了获得更高精度而进行的微调修正。但它并不那么重要。随着技术越来越小，导线的影响变得越来越重要，所以寄生效应不断增长。"

如今，器件寄生效应对电路行为的影响已经堪比晶体管。"然而人们的思维方式仍然是'哦，这只是寄生效应'，"Swinnen观察到，"它并不是主流流程的一部分。这是我们顺便做的事情。但你谈论的是电路行为的一半，而这正是人们花费大部分时间的地方。如果你看看工程师把时间花在哪里，那就是调试。他们不是在调试器件。他们是在调试导线和寄生效应。"

这不再只是基本流程之上的改进。它已经成为系统性能的关键因素。"现在与5年或10年前相比有什么变化？首先，频率越来越高，"Swinnen说，"随着频率提高，不再是一个集总电阻，而是需要对电阻进行更精细的分布。这些数量激增。随着几何尺寸缩小和频率上升，寄生效应数量达到数千，因此需要对导线进行分布式RC建模，而不仅仅是集总RC。这意味着现在设计中到处都是成千上万的RC。数量呈指数级增长。"

小芯片的复杂性

小芯片的日益普及并没有改善情况。"中介层、其他小芯片、它们的电源、噪声——一切都会影响单个小芯片，"Cadence Voltus产品管理组总监Rajat Chaudhry说，"因此，随着设计成熟度的提高，你可以开始将其他小芯片的影响引入单个小芯片。平面建模变得具有挑战性，因为需要建模的元件变得非常大。因此可能需要分层建模能力，即开始构建剩余小芯片的模型。你设计一个小芯片，然后可以采用自下而上和自上而下的方法。可以采用自上而下的方法，在板级、小芯片边界处观察从顶层看到的电压。然后，可以划分问题，更详细地建模单个小芯片，并从更高层次的仿真中获取边界电压，然后建模并进行分析。这意味着小芯片设计师将从系统级角度使用边界值进行分析。这是我们未来需要的方法论，也是将要面临的挑战。"

正确处理这一点会影响系统及其各种组件在不同工作负载下的行为。"工具需要捕获每个小芯片端口的电压/电源值是否足够高，满足晶体管工作和单元性能的要求，"Chaudhry说，"你对端口电源的假设是什么，小芯片内部的压降是多少？当你考虑到这一点时，是否满足你用于时序余量的任何要求？本质上，你试图确保端口的电源处于你想要的位置，或者你在设计时使用的假设。"

在芯片上，这相对简单。只是电阻和电容。"但现在另一个复杂性是通过中介层和封装的更长电源线，或者有TSV或介质通孔（TDV），"他解释说，"在这些真正的3D堆叠中，有通过TSV或TDV提供电源的多种通孔，因此需要正确的模型。这是另一个挑战。有一个获取系统并模拟它的环节，但还需要正确获取寄生模型。需要这些我们在SoC中没有处理过的新型元件的电感、电容和电阻。然后，根据异构系统的类型，有些可能需要更多电磁类型的提取器，而其他系统可能只需要简单的曼哈顿提取。这是我们必须要确定的另一件事——我们需要为系统的不同方面构建什么样的模型？"

更大更糟

在寄生效应方面，尺寸和密度很重要。

"当规模稍大时，需要开始以不同的方式建模，"Chaudhry说，"而在芯片上，规模要小得多。这就是我们为电源完整性所做的一切，简单的RC就足够了。随着规模变大，现在需要开始考虑电感和电感效应。"

与传统SoC相比，这是一个完全不同的世界。"首先，你有这种需要通过中介层进行RLC提取的互连，"西门子的Petranovic说，"然后你有速度非常快的串行通信，现在可以达到几百GHz。然后你有内存和逻辑工艺之间的HBM并行总线。这是至关重要的通信。通常，它们使用桥接，即多个并行线路，可以非常快速地通信，以实现内存和逻辑与处理器或任何处理逻辑之间的快速数据传输。这些可以达到20GHz。同样，如果有这么高的频率，就必须考虑高频效应和频率相关损耗。有很多需要担心的问题，包括信号完整性、耦合和失配。高频确实引入了很多新的影响，而高效系统需要高频。然后你有TSV，必须提取这些TSV。然后你有通信。不同组件之间有相互作用吗？必须提取这种相互作用。可能是简单的电容相互作用，比如随着频率升高，组件之间的耦合电容。也可能是电磁相互作用，电感耦合。"

多芯片设计还有更多考虑因素，包括未来与代工厂无关的方法。"在当今世界，人们主要讨论的是多芯片的单一代工厂方法，即来自同一代工厂两种不同工艺的芯片被放置在中介层上，"Synopsys的Sundaresan说，"但未来，我们需要与代工厂无关的解决方案。这意味着你可以将来自代工厂1和代工厂2的小芯片堆叠在一起，并能够完成设计。然后，当然会有这样的情况：将不同类型的设计数据库和布局GDS堆叠在一起。我们如何处理这些？从工具角度来看，我们需要一个统一的综合接口来处理这些。这是一个需要解决的大问题。提取是首先看到这种复杂性的地方。这是我们绝对应该注意的。"

此外，小芯片将使用不同的工艺技术开发。"有不同的工艺角，如何将所有这些东西组合成一个系统，角的数量可以迅速倍增，"Petranovic说，"然后你有硅中介层，有机中介层。可能有简单的并行曼哈顿互连与硅中介层。或者可能有类似板的布局在这些有机中介层中，带有非机械互连的特殊形状，如泪滴等。必须以某种方式提取两者。除此之外，还必须建模热效应和电迁移，因为电流密度可能导致电磁故障，而热会引入电阻变化。电阻尤其会导致变化性。这些必须考虑在内。然后，电源传输网络现在变得更加复杂。必须向所有这些堆叠芯片供电。"

当工程师决定建模时，首先必须弄清楚什么是重要的建模以及需要什么级别的精度。"这可以决定使用什么工具，因此需要什么模型，"Petranovic说，"在芯片级提取中，在许多情况下可以使用2.5D工具/基于规则的工具，尽管那里也使用了一些快速场求解器。但现在，当我们转向这些3D-IC时，有这种快速通信。有这些频率相关的效应，只能准确捕捉。所以问题是，什么是准确性？当你决定使用工具时，哪种工具取决于什么准确性？是的，这些可以用全波求解器处理，但全波求解器无法应对复杂性、性能、集成、流程。因此，我们面临一个困境：在多大程度上扩展现有工具，以及如何立即引入最准确的工具。如果引入最准确的工具，如何集成它们，提高性能，并处理所需的复杂性？"

物理效应

随着频率上升和工艺节点下降，还会产生其他效应。

"其中一个明显的效应是电感，"Ansys的Swinnen说，"电感有点改变游戏规则，但还有其他多物理效应需要考虑，包括可以改变电阻的热效应。此外，在先进节点，必须考虑布局相关效应（LDE），即导线或晶体管的行为不仅取决于其自身特性，还取决于周围放置的内容。因此，其他元件靠近你的元件的放置方式会改变它的行为，这些被称为布局相关效应。这些都是寄生提取变得更困难、更多物理、更重要的原因。"

在多芯片/小芯片和3D-IC设计中，所有这些都会叠加，因为我们不仅关心单个小芯片，还关心小芯片系统内或芯片堆叠间的关系。

"当你有多个芯片时，我们能够容忍这种分解而不遭受功耗和性能巨大影响的唯一原因是，我们将芯片放置得非常接近，并让它们以非常高的带宽和速度相互通信，"Swinnen解释说，"然后可以模拟在一个芯片上，不会为分解付出巨大代价。但这意味着你需要在芯片之间有这些非常高速的通信通道，比如UCIe，它们有这些非常非常高频的SerDes和PHY，你不能只用RC提取这些。在那里，你需要完整的RLC。此外，你需要完整的电磁分析。现在，RLCG开始发挥作用，其中G是电导。是电阻、电感、电容，然后是电阻的倒数，即电导，这已经存在很久了。RF设计人员一直必须处理这个问题，但RF就像设计市场中的一个利基。现在每个AI芯片的数字设计都必须处理RLC和电磁，所以这对他们来说是新的。即使是垂直连接，如TSV，也需要RLC模型。"

多芯片设计的重要之处在于，中介层通常是被动的，因此它将一个有源芯片连接到另一个有源芯片。"中介层的提取只是被动部分，通过芯片还有更多被动部分，你需要提取整个路径，这意味着你需要一个多芯片视图，"Swinnen说。

结论

"当你有一个单芯片时，负责闭合芯片的人在确定芯片的热强度是否良好方面投入的精力，"Synopsys寄生提取产品经理Vamsi Thatha说，"是否有任何电磁干扰或电源分布在整个设计中？很好。但当你从单片芯片转向多芯片或堆叠芯片时，对这些事情的关注度呈指数级增长。看看中介层，你在上面放置了多个芯片。必须有东西带走所有这些芯片产生的热量。那里有玻璃基板，这里有中介层。热量有逃逸的途径。但当你转向堆叠芯片时，热量无法逃逸。它无法出来。现在，问题回到如何在提取过程中弄清楚这一点？另一种问法是，'有这么多宽金属线从两个不同的导线相互重叠。会有任何磁干扰吗？在提取领域有一些方法来提取网络的电感。然后人们会运行电磁干扰测试，以确定这两个芯片之间是否有任何磁相互作用。所有这些都属于提取领域。"

归根结底，这都归结为基础。"在单片世界中，有热空气提取的流程，"Thatha说，"有可以提取电感的流程，还有针对电源网格提取的具体问题。对于所有这些，当你转向堆叠芯片时，上下文的难度会增加。今天，我们在单片方面的每一个流程，从基本的温度敏感流程一直到热感知流程，以及所有电磁流程，都需要移植到堆叠芯片。所以现在的问题是，谁在签核所有这些？你确定你的设计在PI和SI方面是安全的吗？然后，你确定设计中没有观察到电磁干扰问题吗？电源分布良好吗？你运行过任何热分析吗？这些是我们向负责模型签核的人提出的基本问题。"