三星改进版HBM3E已送样，HBM4下半年冲刺量产

近日，三星电子在业绩说明会上透露，其第五代高带宽内存HBM3E改进版已完成样品供应，预计第二季度起销售规模将逐步扩大。尽管一季度受尖端半导体出口管制影响，HBM销售额触及低点，但公司预计随着新产品放量，季度业绩将呈现阶梯式复苏。

存储业务部副社长金在俊表示，HBM3E改进版已向主要客户完成样品交付，下半年将重点推进第六代产品HBM4的量产工作，预计2025年实现规模化销售。值得注意的是，针对市场高度关注的定制化HBM，三星正基于HBM4及第七代HBM4E平台，与多家客户展开合作洽谈，部分定制项目或将于2026年与标准版HBM4同步上市。

三星改进版HBM3E

值得注意的是，三星改进版HBM3E并非技术规格的颠覆性升级，而是能效优化、量产能力和客户适配性的综合提升。

改进版HBM3E通过EUV极紫外光刻工艺（14nm级）优化晶体管结构，在维持9.8Gbps传输速率的同时，将能效比从标准版的10%-12%提升至15%-17%，单位功耗下的性能提升约 5%。例如，在AI推理场景中，改进版HBM3E的能耗较标准版降低50%。并且，通过动态电压频率调整技术，改进版HBM3E可根据负载自动调节电压和频率，在高带宽传输时能效比提升显著。

在产品良率方面，改进版HBM3E通过优化TC-NCF技术和凸块设计，从标准版的70%-75%提升85%-90%，解决了多层堆叠的翘曲问题。同时，增强型ODECC（片上纠错码）支持校正16位错误，而标准版仅支持单比特错误校正，大幅提升数据完整性。

在散热性能方面，改进版HBM3E在芯片堆叠层间嵌入导热材料，热阻降低10%，使12层堆叠产品在高负载下的温度较标准版下降约3℃，确保长时间稳定运行。同时，散热区域采用较大凸块，信号传输区域使用较小凸块，提升热传导效率的同时不影响信号质量。

在封装技术方面，改进版HBM3E支持混合键合技术，可兼容台积电CoWoS、英特尔Foveros等多种封装工艺，而标准版HBM3E主要适配台积电CoWoS。

据悉，三星改进版HBM3E于2025年第二季度启动规模化生产，12层36GB版本同步量产，产能规划为标准版的1.5 倍。

三星HBM4量产在即

三星HBM4的逻辑芯片采用4nm工艺，晶体管密度提升 40%，能效比优化20%。DRAM芯片采用第六代（1c）10nm工艺，相比HBM3E的第五代（1b）10nm，单元面积缩小15%，支持更高堆叠层数。

不久前，有报道称三星电子4nm逻辑芯片的测试生产良率已超过40%。由于该逻辑芯片是三星电子12层HBM4的关键组件，良率的提升预计将加速三星电子HBM4的开发。

三星电子逻辑芯片采用自研4nm制程生产，解决了HBM堆叠中逻辑芯片的发热问题，提升了能效与性能稳定性。同时，通过无凸点铜层直接互连技术，三星电子实现了16层DRAM堆叠，较HBM3E的12层进一步提升了带宽密度，同时缩小了芯片尺寸。热压缩非导电粘合膜技术优化了堆叠精度，支持更高层数的稳定堆叠。

由于逻辑芯片已经取得进展，那么三星HBM4量产的关键就在于稳定搭载在HBM上的DRAM以及封装技术。

三星原定于2024年底将1c DRAM的良率提升至70%，并启动量产。但实际上，2024年底三星才成功制得首个1c DRAM测试芯片，但良率仅为60%-70%，未达量产标准。因此，开发完成时间推迟至2025年6月，量产可能延后至2025年底，两代工艺间隔延长至2.5 年，远超行业平均1.5年。

三星电子采用的封装方法与SK海力士不同。三星电子正在采用TC-NCF技术，该技术在每次堆叠芯片时都会铺设一层薄膜型材料，最多可达12层HBM产品。但这种封装方式的缺点是难以控制发热。

三星一季度HBM业绩下滑

财报显示，三星一季度存储业务营收19.1万亿韩元，环比下降17%，但同比增长9%。尽管HBM销售下滑拖累业绩，但服务器用DRAM需求增长及NAND采购回暖成为亮点。展望二季度，公司预计DRAM产品价格将迎来复苏，移动端、PC领域位元增长率有望突破10%，NAND价格跌幅也将趋缓。

在代工业务方面，三星坦言受手机、PC市场持续疲软影响，一季度产能利用率下降导致亏损扩大。但通过聚焦2纳米、4纳米高性能计算（HPC）及AI芯片订单，先进制程（5纳米及以下）订单量实现环比增长。技术部门透露，2纳米第一代工艺已完成可靠性评估，计划二季度启动量产，同时加速推进2纳米第二代及3纳米工艺优化。