台积电2025年调涨先进制程、CoWoS代工价格

据报道，台积电将从2025年1月起针对3nm、5nm和CoWoS工艺进一步提升定价。具体的涨价情况，3nm、5nm的价格涨幅将在5%~10%不等，而最供不应求的CoWoS的涨幅则达到更高的15%~20%。不过，台积电也将在成熟制程领域让利，对投片量达到一定规模的客户给予5%上下的代工价格折让。

在高性能计算芯片及云端AI芯片的制造方面，台积电占据着绝对的市场，英伟达、AMD等主流的AI芯片厂商大多依赖于台积电的3nm制程和CoWoS工艺，这使得台积电掌握了极大的议价主动权。此外，庞大的市场需求使得台积电产能难以跟上，Ctee公司曾表示，台积电提高3nm和CoWoS的定价，也是为了维持供应链平衡。还有消息称，英伟达已经认可了台积电的涨价计划。

先进制程成为台积电营收主力

2024年10月，台积电发布了2024年第三季度财报，Q3净营收为7596.9亿元台币，同比增长39%，超出预估的7510.6亿元台币；Q3净利润为3253亿元台币，超出市场预期的2993亿元台币，同比增长54%；Q3毛利率达57.8%，环比上升4.6个百分点，预期为54.8%，第二季度预期为51%—53%。

在资本支出方面，台积电第三季度为64亿美元，第二季度为63.6亿美元。在第二季度财报电话会议上，台积电将全年资本支出从280亿至320亿美元调整到300亿至320亿美元。其中，约70%—80% 将用于先进制程技术，约10%—20% 将用于特殊制程技术，另外约10% 将用于先进封装、测试、光罩制作及其他项目。

在营收方面，先进制程成为了主力，第三季度达到全季晶圆销售金额的69%。其中，3纳米制程出货占第3季晶圆销售金额的20%，5纳米制程出货占全季晶圆销售金额的32%；7纳米制程出货则占全季晶圆销售金额的17%。第4季营收有望达到261亿～269亿美元。

AI需求是否为伪需求？AI爆发是否能持续带动台积电的发展呢？对此，台积电董事长魏哲家表示：“AI需求当然是真需求，所有的AI创新者都在和台积电合作，而且这才是刚刚开始，这样的趋势未来会持续数年。就台积电应用AI来说，提升1% 效率可增加10 亿元收入。台积电在过去5年有非常好的成长，对于未来5年，目前没有具体数字可以提供，但我可以保证接下5年也会非常健康。”

台积电有望跃升最大封装厂？

此前，研究机构ALETHEIA表示，台积电不仅是先进制程领头羊，先进封装明年也将起飞，有望成为最大封装服务供应商。得益于Chiplet架构加速采用，驱动2.5D/3D封装技术进展，台积电2026年先进封装产能将是2023年的十倍，2027年更会达到2023年的15倍。

ALETHEIA预计台积电2026年来自封装业务的营收将会达到250亿美元，较之2023年增长3.5～4倍，将会超越所有成熟制程的总和，并与4、5纳米制程规模旗鼓相当。若是考虑台积电先进制程与CoWoS涨价情况，2026年营收将达到1400亿美元，是2023年的2倍，利润可能会是2023年的近2.5倍。

CoWoS封装技术和SoIC封装技术是台积电在先进封装领域的重要抓手。在未来技术发展方面，台积电此前也公布了技术路线规划。

CoWoS的核心是将不同的芯片堆叠在同一片硅中介层实现多颗芯片互联。2011年，台积电就推出了CoWoS技术，但一直反应平平，2016年英伟达推出首款采用CoWoS封装的GPU芯片GP100，引爆了CoWoS封装技术。目前CoWoS迭代支持中介层（硅基层）的尺寸高达光刻中使用的典型光掩模的3.3倍。预计到2026年，台积电的“CoWoS_L”将使其尺寸增加到大约5.5倍的掩模尺寸，为更大的逻辑芯片和多达12个HBM内存堆栈留出空间。2027年，CoWoS将扩展到8倍掩模版尺寸甚至更大。在产能方面，业界预测2024年年底台积电CoWoS月产能将达到4.5万~5万片，较2023年的1.5万片呈现倍数增长，2025年底CoWoS月产能更将攀上5万片新高峰。

SoIC是台积电基于CoWoS与多晶圆堆叠(WoW)封装技术开发的新一代多芯片堆叠技术，它标志着台积电已具备直接为客户生产3D IC的能力。

台积电预计，到2027年，SoIC-X技术将从目前的9μm凸块间距一路缩小到3μm间距，将A16和N2芯片组合堆叠在一起，改进的混合键合技术可以帮助让大型HPC客户构建大型、超密集的分解式处理器设计，大大提高组装芯片的带宽密度和产品性能。

SoIC-P是针对更为便宜的低性能应用而设计，根据台积电目前的计划，2025年将提供正面对背面 (F2B) 凸块SoIC-P技术，该技术能够将0.2光罩大小的N3（3纳米级）顶部芯片与N4（4纳米级）底部芯片配对，并使用25μm间距微凸块 (µbump) 进行连接。2027年，台积电将推出正面对背面(F2F)凸块SoIC-P技术，该技术能够将N2顶部芯片放置在间距为16μm的N3底部芯片上。