应用材料推出新布线技术，助推2nm以下制程

应用材料宣布推出材料工程创新技术，通过使铜布线微缩到2nm及以下的逻辑节点，来提高电脑系统的每瓦效能。台积电、三星半导体正积极采用。

应用材料指出，推出Black Diamond 的升级版，为该公司Producer Black Diamond PECVD* 系列的最新产品。这种新材料降低了最小的k值，微缩推进至2nm及以下，同时提供更高的机械结构强度，对于将3D 逻辑和存储器堆叠升级到新的高度的芯片制造商和系统公司至关重要。

应用材料公司半导体产品事业群总裁帕布‧若杰（Prabu Raja）博士表示：“AI 时代需要更节能的运算，其中芯片布线和堆叠对于效能和能耗至关重要。应材最新的整合性材料解决方案使业界能将低电阻铜布线微缩到新兴的埃米节点，同时我们最先进的低介电常数材料降低了电容效应并强化芯片结构强度，将3D 堆叠提升到全新高度。”

超越经典摩尔定律微缩的物理挑战

目前，最先进的逻辑芯片可包含数百亿个晶体管，由长度超过96.5公里的微型铜线连接。芯片布线的每一层都从一层介电材料薄膜开始，薄膜经过蚀刻后，形成填充铜的通道。几十年来，低介电常数和铜一直是业界的主力布线组合，而芯片制造商也能在每一代产品中实现微缩、效能和功率效率方面的改进。

最新的Black Diamond 技术正被所有领先的逻辑和DRAM 芯片制造商采用。

新型二元金属衬垫可实现超细铜线

为了微缩芯片布线，芯片制造商会蚀刻每一层低介电常数薄膜以形成沟槽，然后沉积一层阻障层，以防止铜迁移到芯片中造成良率问题。接着，在阻障层涂上一层衬垫，确保在最终的铜回流沉积过程中的附着力，从而缓慢地用铜填充剩余的体积。

客户评价

三星电子副总裁暨晶圆代工开发团队负责人Sunjung Kim 表示：“在图案化技术的进步推动装置尺寸缩小的同时，包括互连电网布线的电阻、电容和可靠性在内的其他领域仍存在关键挑战。为协助克服这些挑战，三星正采用多种材料工程创新，将微缩的优势扩展到最先进的节点。”

台积电执行副总经理暨共同营运长米玉杰（YJ Mii）博士表示：“半导体产业必须大幅提高能源效率，以实现AI 运算的永续增长。降低互连电阻的新材料将在半导体产业中发挥关键作用，与其他创新一同精进整体系统效能和功率。”

不断增长的布线商机

应材提到，身为芯片布线制程技术的产业领导者。从7nm到3nm节点，互连布线步骤大约变成了三倍，使应材在布线领域的可服务市场机会增加超过10 亿美元，每月产10万片投产晶圆（WSPM）的绿地产能，约为60亿美元。展望未来，通过背面供电网络技术（BSPDN）的导入预计将使应材的布线商机再增加10 亿美元，每10万片投产晶圆达到约70亿美元。

台积电、三星、英特尔等晶圆制造大厂都在积极布局背面供电网络技术，并将导入尖端的逻辑制程的开发蓝图。据韩国媒体 The Elec 报道，继英特尔公布了其命名为“PowerVia”的背面供电技术将导入Intel 20A制程工艺之后，三星电子在此前日本VLSI研讨会上也公布了其背面供电技术的研究结果，也将用于其2nm制程工艺。

过去多年来，芯片都是像披萨一样由下而上，层层制造的。芯片制造从最小的元件——晶体管开始，然后还需要建立越来越小的线路层，用于连接晶体管与金属层，这些线路被称为信号互连线，当中还包括给晶体管供电的电源线。当芯片的裸片制造完成后，还需要把它翻转并封装起来。封装主要是对裸片进行保护，并提供了与外部的接口，使其真正成为一个商用化的芯片。

然而，随着晶体管越来越小，密度越来越高，互连线和电源线共存的线路层变成了一个越来越混乱的网络，堆栈层数也越来越多，可能需要穿过10 到 20 层堆栈才能为下方的晶体管提供供电和数据信号。

对此，领先的芯片制造商都在努力研究背面供电技术，即寻找将电源线迁移到芯片背面的方法，进一步使得芯片正面只需要专注于与晶体管的信号互连。也就是说，晶圆的制造将会先制造正面的晶体管，然后添加互联层，然后将晶圆反转，并对背面进行打磨减薄，在通过纳米硅穿孔（TSV）技术在晶圆背面进行制造供电网络，并与埋入式的电源轨连接。