突破“内存墙”关键一步！纳米级MoS₂忆阻器集成到CMOS芯片

传统计算机每次从内存中读取数据时，电信号都会在处理器与独立的存储单元之间来回传输。这种往返过程会消耗能量与时间，并形成一个芯片设计人员称之为 “内存墙” 的根本性瓶颈。

目前有一个被提出的解决方案是，利用忆阻器在同一物理位置完成信息的存储与处理。忆阻器是一种电阻，其电阻值可通过电压脉冲在高阻态与低阻态之间切换，并且在断电后仍能保持该状态。由于这种切换机制与生物突触增强或减弱的方式相似，忆阻器成为类脑计算的核心构建单元，该领域旨在模仿大脑而非传统逻辑门来设计电路。

二维材料已成为制造忆阻器的优质候选材料，其中二硫化钼（MoS₂）尤其具有吸引力：基于该材料制备的实验器件可在0.3V 以下电压下完成状态切换，单次操作能耗低于10飞焦，且可耐受超过100万次开关循环。

然而，几乎所有此类验证都只是在简单二氧化硅晶圆上使用孤立的微米级结构，而非实际硅芯片中密集的多层布线层。此前唯一被集成到CMOS平台的另一种二维材料六方氮化硼（h‑BN），工作所需电压要高出 5 至 10 倍，限制了其在低功耗应用中的吸引力。

近期发表在《先进功能材料》上的一项研究直接解决了这一局限。主要来自德国亚琛工业大学与于利希研究中心的研究团队，将纳米级MoS₂忆阻器集成到350 纳米工艺 CMOS 微芯片的后端金属布线中，为每个忆阻器搭配片上晶体管，并在19个独立器件上验证了稳定的低压存储切换。

研究人员以包含 n 沟道晶体管的 CMOS 晶圆为起点，其金属互连布线延伸至第三金属层。他们没有使用传统钝化层密封芯片，而是将钨接触点暴露，并在其上沉积铂/钽焊盘形成第四金属层。该层作为上方制备的忆阻器与下方晶体管电路之间的电学桥梁。

厚度约2.3 纳米的 MoS₂薄膜通过金属有机化学气相沉积在蓝宝石衬底上生长，随后转移到制备好的芯片上。电子束光刻在 MoS₂两侧定义出底电极与顶电极。每对电极的重叠区域将器件有效面积设定在约0.015 µm²，这是所有二维材料忆阻器（无论独立器件还是片上集成）中已报道的最小单元尺寸。

每个忆阻器均与相邻的CMOS晶体管以一晶体管一电阻（1T1R）结构耦合。晶体管在编程过程中充当精确的电流限制器，抑制寄生效应并收窄开关电压分布。在同一芯片上测试的无晶体管控制的独立忆阻器表现出明显更大的波动性，证实了完整 CMOS 集成的实际优势。

这些 1T1R 单元在开关时无需初始高压 “成形（forming）” 步骤。这是许多忆阻器技术中常见的前提条件，会增加电路设计复杂度。在单个器件连续 600 次开关循环中，置位与复位电压紧密集中在均值附近，置位电压的循环间波动低于 10%。

对另一器件的单独耐久性测试超过4000 次开关循环，两种电阻态均未出现明显劣化。保持性测试证实，两种状态至少可稳定保持2.3 小时（测试在此后主动终止）。

全部 19 个被测 1T1R 单元均经过 100 次连续开关曲线测试，均表现出稳定、无成形的工作特性，且电阻态区分可靠。这批器件中观测到的最低置位电压约为 0.23V，这是所有单片集成在 CMOS 芯片上的二维材料忆阻器中已报道的最低值，对应的复位电压约为 −0.1V。性能最优器件的循环间波动仅为6.7%。

通过在编程时调节晶体管栅压，研究人员还实现了多级态开关，可在单个单元中编码多个不同电阻等级。这一能力对类脑电路中的模拟突触权重调节至关重要，因为这类电路依靠渐变信号而非简单的开 / 关状态来传递信息。

为揭示开关背后的物理机制，团队利用扫描透射电子显微镜与元素mapping对器件进行分析。处于低阻态的器件中，顶电极的银会迁移穿过MoS₂层并在底电极界面聚集，形成连接两个电极的细微导电通路。未被开关的器件在电极之间未观察到银迁移。这种迁移特征是电化学金属化机制的典型表现：外加电场驱动金属离子穿过薄开关层，构建与溶解纳米级导电细丝。

纳米级单元尺寸、超低工作电压、无成形特性，以及与标准后端工艺兼容的组合优势，突破了多项长期将二维材料忆阻器局限于实验室孤立原型的障碍。不过，将工艺扩展到全晶圆尺寸、设计阵列级读写电路，以及管控导电细丝开关固有的随机性，仍是待解决的工程问题。但高密度三维存储堆叠、存算一体架构与人工突触网络，全都依赖能够与传统晶体管可靠集成制造的存储单元。

凭借该材料类别中最小的单元尺寸与最低的片上开关电压，MoS₂如今已在其最终需要落地的平台上，获得了切实可行的立足点。