高性能时钟芯片，取得进展

5.5G/6G无线通信技术的迭代演进及下一代串行接口向更高传输速率突破，对毫米波本振时钟抖动性能提出了更严苛的要求。亚采样锁相环凭借其高鉴相增益的优势，成为低抖动时钟芯片的主流解决方案，但仍面临挑战。

中国科学院微电子研究所与清华大学合作，提出双边沿乒乓亚采样锁相环架构。相关研究成果在线发表在《IEEE固态电路学报》（IEEE Journal of Solid-State Circuits）上。

图1 乒乓亚采样锁相环电路结构

当前亚采样锁相环凭借其高鉴相增益的固有优势，已成为低抖动时钟芯片的主流解决方案。但传统亚采样鉴相器中存在的电荷共享效应严重恶化环路相位裕度，需大幅增加主从采样电容比值，导致隔离缓冲器功耗上升。同时，为抑制二进制频移键控效应对参考杂散的影响，传统结构需引入额外的dummy采样路径，造成功耗开销进一步上升。此外，在毫米波频段，电容与变容管的品质因数较低，造成振荡器相位噪声恶化，影响锁相环的整体抖动性能。

针对上述关键问题，研究团队提出了一种双边沿乒乓亚采样锁相环架构。该架构同时利用参考时钟的上升沿与下降沿，实现参考频率的等效倍频，有效解决了传统亚采样锁相环在环路带宽、带内相位噪声与参考杂散之间存在的设计折衷难题。

图2 锁相环芯片照片及各模块功耗

研究团队还提出一种高功率与面积效率的注入锁定缓冲器方案，该结构在高效提取振荡器二次谐波的同时能够实现谐波整形，显著降低了锁相环的带外相位噪声。

图3 锁相环芯片相位噪声及参考杂散测试性能