封装内防篡改，AMD出手了

近日，AMD发布Versal防篡改（TR）器件，基于Versal AI Edge Series Gen 2平台，在计算裸片背面通过3D active-on-active技术键合一颗传感保护裸片，用于抵御针对芯片背面的物理攻击。

AMD称这是业界首款在自适应SoC或FPGA中内置背面物理攻击防护的产品。首批三款器件型号为2VE3358TR、2VE3558TR和2VE3858TR，预计2027年下半年出样，2028年上半年投产。性能层面，器件集成Arm CPU、AI Engine与可编程逻辑，标量计算最高229,000 DMIPS，INT8算力最高369 TOPS，可编程逻辑最高543,000 LUT。

背面防护设计，补齐封装缺口

芯片安全通常围绕加密引擎、密钥存储和启动验证展开，大多是防御软件或接口层的攻击。但物理攻击走的是另一条路径：直接接触硅片背面，通过探测、注入或微探针读取内部信号。

针对物理攻击，传统方案把防护放在板级，用机械外壳、屏蔽罩或定制ASIC把芯片包起来，代价是板面积、开发成本和验证周期同步上升。

Versal TR的做法是，把防护从板级收进封装内部。一颗传感保护裸片与主计算裸片面对面键合，覆盖整个背面，持续检测物理侵入。一旦保护裸片被篡改或移除，器件直接阻止启动，敏感信息不会被读出。这种设计不依赖外部机壳，防护层本身就是封装结构的一部分。对于国防、关键基础设施、数据中心网络和金融科技这类需要硬件级保护的场景，有助于降低板级定制方案的复杂度和交付周期。

内置后量子密码，护航算法迁移

背面防护解决的是“芯片被打开”的风险，密码层则要应对算法层面的长期威胁。Versal TR扩展了后量子密码的硬件加速能力，新增对Module-Lattice-Based Digital Signature Algorithm（ML-DSA）和Stateless Hash-Based Digital Signature Algorithm（SLH-DSA）的支持，同时引入混合启动流程，允许在同一套启动链中组合多种签名算法。

这一设计的核心意义在于平滑应对密码体系的演进。后量子密码算法正在标准化推进中，安全关键系统从现有签名体系向PQC过渡难以一步到位，需要一段混合运行期。混合启动让客户在同一器件上同时部署传统算法和PQC算法，按系统要求逐步切换，不必为新一代密码算法重新设计启动架构。

除了密码算法层面的升级，Versal TR在物理安全细节上也做了补强。ASU密钥仓库的改进和新增的存储单元老化传感器（MEAS），从物理层面强化了密钥存储保障；毛刺检测在原有检测器基础上增加了一路正交检测器，用于覆盖两条电压轨同时出现毛刺的场景。从抵御物理拆解到防御量子算法破解，Versal TR构建了覆盖物理与算法的双重防护体系。这种硬件级的双重安全底座，为后续客户在受监管场景中的合规部署提供了底层支撑。

兼容标准封装，免去重新设计

安全器件的导入往往卡在重新设计上。Versal TR的每一款防篡改器件，在Versal AI Edge Series Gen 2家族中都有一个封装兼容的标准版本已经在售。客户可以先在标准器件上完成硬件设计和软件开发，切换到TR版本时不需要重新运行综合与布局布线，板级改动被压到最低。

AMD嵌入式产品、软件与解决方案企业副总裁Kirk Saban在发布中的表述是，Versal TR把内置物理攻击防护与高性能异构计算放进同一颗商用自适应SoC，帮助客户在维持性能与灵活性的前提下简化安全关键系统的开发。

这种做法针对的是安全关键市场的开发节奏。国防和关键基础设施项目的验证周期以年计，如果安全功能的加入意味着推倒重来，很多团队会选择妥协，继续用板级方案。封装兼容提供了一条渐进路径：先用标准芯片把系统跑通，安全需求升级时在相同封装位置上替换器件。

安全走向内化，防护做进封装

过去，芯片安全更多被视为一项可以后加的属性：加密模块集成在芯片内部，物理防护交给机壳和屏蔽罩。但当攻击手段向硅片背面延伸，板级方案的物理距离和响应速度都开始触及上限。把传感裸片通过3D键合叠到计算裸片背面，意味着防护层与芯片本体之间不再有板级走线和连接器，检测路径随之移至封装内部。

Versal TR目前仍处在发布阶段，首批器件要等到2027年下半年才出样。从发布到量产之间，还需要经过客户在国防、基础设施和金融场景中的实际验证。但这条产品线的方向是清晰的，安全功能正在从芯片外部的附加组件，转为封装结构内部的组成部分。

当背面防护、PQC硬件加速和设计连续性集中在同一颗自适应SoC，安全关键系统的硬件选型清单上，多了一个不需要在板级防护上做二次定制的选项。