UCIe 4.0重磅发布,Chiplet互联再升级

来源:半导纵横发布时间:2026-11-13 14:20
AI芯片
先进封装
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能效最高提升80%,数据传输效率最高达93.75%,UCIe 4.0进一步升级Chiplet互联。

芯粒互联标准迎来新升级,内存连接、能效管理和安全机制同步增强,Chiplet架构进一步向系统级集成演进。

近日,UCIe联盟正式发布UCIe 4.0规范。此次升级将标准的覆盖范围从芯粒之间的高速互联,进一步扩展到整个封装系统的协同运行,重点围绕内存互联、能效优化、安全管理和可靠性监测推出多项新功能。

随着AI芯片对算力和内存带宽的需求持续增长,Chiplet正在成为高性能芯片的重要技术路线。UCIe 4.0的发布,也为多个不同功能、不同来源的芯粒集成为完整计算系统提供了新的标准支持。

从芯粒互联走向系统级集成

UCIe(Universal Chiplet Interconnect Express,通用芯粒互联)是一项面向Chiplet架构的开放互联标准,主要定义封装内部不同芯粒之间的物理连接、通信协议和软件接口。

传统SoC将CPU、GPU、内存控制器等不同功能集成在同一颗芯片上,而Chiplet则将这些功能拆分为独立芯粒,再通过先进封装技术组合起来。这样既可以让不同芯粒采用不同制造工艺,也能降低大型单片芯片的设计和制造压力。

不过,要实现不同厂商芯粒之间的组合,首先需要统一的互联标准。UCIe正是为解决这一问题而推出。2022年,英特尔、AMD、Arm、台积电、三星、高通等企业共同推动UCIe联盟成立,希望建立开放的芯粒互联生态。

此后,UCIe规范持续迭代。UCIe 1.0建立了完整的芯粒互联框架,UCIe 2.0增加系统管理和3D封装支持,UCIe 3.0则将UCIe-S和UCIe-A的数据传输速率分别提升至48 GT/s和64 GT/s,进一步满足高性能芯片的互联需求。

此次UCIe 4.0的升级重点有所扩展。伴随封装内芯粒数量增加,系统需要处理的问题已经涉及内存资源分配、芯粒身份验证、运行状态监测以及故障管理。新规范开始将这些能力纳入统一框架,让多个芯粒能够作为一个完整系统协同运行。

引入UCIe.mem,内存带宽扩展有了新方案

AI计算对内存系统提出了越来越高的要求。无论是大模型训练还是推理,计算单元都需要持续读取大量数据,内存带宽和容量已经成为影响系统性能的重要因素。

目前,HBM凭借高带宽优势成为AI加速器的重要配套内存,但随着计算规模扩大,系统还需要考虑内存扩展、封装空间和功耗等问题。

UCIe 4.0为此引入了UCIe.mem协议,建立SoC与内存逻辑芯粒之间的标准化封装内连接。该协议能够复用现有UCIe PHY和Adapter生态,简化计算芯粒与内存逻辑芯粒之间的集成,并利用现有内存技术扩展系统带宽。

性能方面,UCIe.mem的数据传输效率最高可达93.75%,芯粒边缘带宽密度约为2.5 TB/s/mm。这里的边缘带宽密度,指的是单位芯粒边缘长度能够提供的数据传输带宽。对于封装内部连接而言,芯粒边缘空间有限,提高这一指标有助于在有限空间内实现更高的数据吞吐量。

这项升级的意义在于,计算资源与内存资源可以采用更加灵活的芯粒组合方式。设计者能够根据不同工作负载调整内存配置,让内存带宽和容量更好地匹配计算需求。

互联能效最高提升80%,封装带宽密度同步增加

除了内存连接,UCIe 4.0还对芯粒之间的高速互联进行了优化。

随着传输速率提高,芯粒互联面临的功耗和封装空间压力也在增加。特别是在AI加速器中,计算芯粒、I/O芯粒和内存芯粒之间需要进行大量数据交换,互联功耗会直接影响整个系统的能效。

此次新规范引入了经过协同优化的链路配置文件。在特定配置条件下,64 GT/s速率下的能效最高可提升30%至80%。

同时,UCIe 4.0还改进了UCIe-S的凸点布局,适用于48 GT/s和64 GT/s传输速率。根据联盟公布的数据,新布局能够使芯粒边缘带宽密度提升约20%,面积带宽密度提升约10%。

这意味着,在相同封装空间内,芯粒之间可以实现更高的数据传输带宽;在满足既定带宽需求的情况下,也可以为其他系统组件释放更多封装资源。

对于高性能计算和AI芯片而言,计算能力提升往往伴随着数据交换量增长。如何减少数据搬运过程中的功耗,同时提高有限封装空间的利用率,将成为Chiplet设计的重要环节。UCIe 4.0的这部分升级,正是针对这些需求展开。

加强安全与可靠性,拓展汽车应用

当Chiplet从单一厂商内部设计走向多供应商协作,系统管理和安全问题也变得更加重要。不同芯粒可能来自不同企业,承担计算、存储或I/O等不同任务,系统必须确认每个组件的身份和运行状态。

UCIe 4.0引入了芯粒状态可信报告机制(TRoCs),通过标准化方式报告和验证芯粒状态,帮助系统确认芯粒身份以及当前所处的安全状态,降低伪造或篡改状态信息带来的风险。同时,新规范还增加了双向完整性保护管理通道和复位管理能力,进一步完善多芯粒系统的安全管理机制。

汽车领域也是此次升级关注的方向。汽车电子系统对芯片可靠性有较高要求,多个芯粒集成后,如何及时发现互联异常也十分关键。UCIe 4.0增加了可选的错误通知和链路健康监测功能,使系统能够更及时地识别潜在连接故障,并将相关信息纳入更广泛的汽车可靠性和功能安全管理体系。

此外,新规范保持了与此前UCIe版本的向后兼容性,有利于不同代际产品之间的衔接。

UCIe 4.0进一步完善了芯粒互联的技术规范,也为不同厂商芯粒之间的集成提供了更多支持。

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