从体硅晶圆到工程化衬底，读懂SOI技术演进

每一颗晶体管都制作在几百纳米厚的单晶层之内/之上；晶圆其余部分只起机械支撑作用，很多时候还会带来负面影响。硅材料能够脱颖而出，是因为它兼具适中带隙（1.12电子伏特）、品质优异的天然氧化层二氧化硅，并且可以制备出直径300毫米、近乎完美的单晶硅。

从1960年前后首款平面集成电路问世，一直到90年代，行业都在持续缩小晶体管尺寸，同时把晶圆当成普通大宗商品。尽管双极型集成电路当时就已经用到外延层与埋层，而且SOI后续要解决的隔离问题从一开始就被业内知晓。进入90年代后，这套认知不再成立：衬底带来的寄生效应、漏电以及隔离缺陷，开始限制芯片的速度、功耗与射频性能。行业的解决方案就是工程化衬底，绝缘体上硅（SOI）是其中最成功的代表。

本文将沿着这条脉络展开：体硅晶圆、它的性能局限、SOI方案、取舍权衡、当前厂商格局以及该技术的发展方向。

原始结构：体硅晶圆

体硅晶圆是一块整块的掺杂单晶硅片，300毫米规格的晶圆厚度约775微米，器件只制作在表层大约1微米的范围内。

图1体硅晶圆截面示意图・CMOS反相器制作在表层1微米区域

nMOS直接做在p型衬底里，pMOS做在n阱内，二者由浅沟槽隔离隔开；1微米以下区域全部是无源硅，但它和所有器件保持电气连通。

从石英砂到硅片 石英岩先被还原成冶金级硅，再经过提纯（西门子法）得到电子级多晶硅，纯度达到9N–11N。 直拉法（CZ）单晶炉将籽晶浸入熔融硅液，拉出单晶晶锭，一般采用硼进行轻度p型掺杂。区熔法（FZ）生长的单晶含氧量更低，适合功率器件与探测器件。 晶锭经过滚圆、定向缺口加工、线切割切片、研磨、腐蚀、化学机械抛光，最终得到镜面表面。 可选工艺：在表层生长数微米厚的外延层（p⁻外延层长在p⁺基底上），在重掺杂基底之上得到纯度更高、电阻率可控的有源层。

器件如何制备在衬底上 在体硅CMOS工艺中，nMOS晶体管直接制作在p型衬底（或p阱）中，pMOS制作在n阱内。源极、漏极都是掺杂区域，其PN结朝向衬底。相邻器件之间，老工艺采用场氧化层隔离（LOCOS），大约250nm节点之后普遍改用浅沟槽隔离（STI）。衬底是共用的：所有器件都会通过PN结和沟道下方的耗尽层，和衬底产生电气耦合。

这种共用的导电基底，既是体硅的优势 —— 成本低、工艺成熟、导热性能好，也是各类问题的根源。

体硅的缺陷

导电衬底会让器件之间、器件和地之间互相耦合；晶体管尺寸越小，这种耦合效应越严重。

到90年代末，180–130nm节点，这些效应在每一代工艺节点都持续拖累速度、抬高功耗。设计师通过增加工艺复杂度（倒掺杂阱、晕圈注入、深沟槽）来补偿，但根源依旧是沟道下方的衬底。把这部分衬底移除，或者用绝缘层隔开，就成了最直接的解决思路。

SOI的发展之路

这个思路很早就出现：在绝缘层上制备一层单晶硅薄膜，让每一颗晶体管都处于介质隔离的独立岛上。但想要低成本、无缺陷地制备这层薄膜，行业花了大约30年。

早期集成电路衬底

隔离问题从锗集成电路时代就存在。Kilby（德州仪器，1958）与Noyce的硅平面工艺（仙童，1959）催生了1961–1962年商用逻辑芯片，采用1–2英寸直拉晶圆。双极型集成电路使用p型晶圆，搭配n⁺埋层与n型外延层，器件依靠p⁺结隔离。这种隔离方式自带寄生电容、漏电和寄生晶体管，和后续体硅CMOS遇到的问题一致。 介质隔离很早就用于抗辐照器件：多晶硅内氧化隔离槽（DI工艺），以及RCA在60年代中期推出的蓝宝石上硅。但成本极高，只有军工、航天项目能够承担。70–80年代的CMOS把衬底简化为带阱的轻掺杂p型晶圆，这也是大家一度把衬底当成普通耗材的原因。

Smart Cut

Smart Cut由Grenoble的CEA-Leti的Michel Bruel在1991年发明，1992年Soitec分拆独立，负责该技术产业化。工艺流程：

1. 源片晶圆氧化，氧化层就是埋氧化层（BOX）；

2. 在精确深度注入氢离子，形成易剥离的薄弱平面；

3. 将源片正面朝下，和承载晶圆键合；

4. 退火：氢聚集形成气泡，源片沿着解离面分开；

5. 再次退火、抛光转移过来的硅薄膜，达到原子级平整；源片晶圆可以回收复用。

薄膜厚度由注入能量决定，300mm晶圆上厚度偏差可以控制在数埃以内 —— 这是全耗尽器件的前提。这套薄膜转移原理后续也拓展到其他材料（压电材料、碳化硅、III-V族）。

深入理解SOI

一片SOI晶圆是三层堆叠结构：顶层薄硅膜（制作器件）、埋氧化层（BOX，实现隔离）、厚承载晶圆（机械支撑）。硅膜和埋氧化层的厚度，决定SOI的类型。

图2体硅晶体管和FD-SOI晶体管截面对比

在体硅结构中，源漏结、沟道耗尽层延伸到共用导电基底；FD-SOI里器件制作在几纳米厚的硅膜中，被埋氧化层隔开，氧化层下方还有第二层背栅。

部分耗尽与全耗尽SOI

• PD-SOI（部分耗尽SOI）：顶层硅膜厚度大于栅极耗尽层厚度（一般50–100nm）。沟道下方保留中性浮体区域。IBM、AMD、Freescale曾在180nm至22nm高性能CPU、游戏机处理器上使用。

• FD-SOI（全耗尽SOI）：极薄硅膜（沟道区域约5–7nm）搭配超薄埋氧化层（约20–25nm）。硅膜完全耗尽，沟道几乎不需要掺杂，栅极可以完全控制沟道。已经量产节点：28nm（ST、Samsung 28FDS）、22nm（GF 22FDX）、18nm（ST/Samsung 18FDS）；GF 12FDX是下一代规划节点。

背偏置：FD-SOI标志性特性

埋氧化层很薄，氧化层下方的掺杂区域相当于第二道栅极。在该区域施加电压，阈值电压大约每伏偏移60–85毫伏。正向体偏置可以在需要时提速；反向体偏置在待机状态降低漏电。同一片硅片流片完成后，还可以按模块、动态调节性能和漏电，这是体硅FinFET很难做到的。

面向不同应用的SOI品类

SOI优势

• 结电容大幅下降（PN结终止在氧化层），换取速度提升或者功耗降低；

• 不存在闩锁通路，隔离结构简单、集成密度更高；

• FD-SOI静电控制能力优异，无需沟道掺杂：DIBL更低、阈值电压离散性更小、低压能力优秀（最低约0.4V）；

• 背偏置可调，灵活权衡性能与漏电；

• 电荷收集体积下降数个数量级：抗软错误、抗辐照能力强；

• 衬底损耗低、射频线性度好，支持射频、模拟、数字、存储在单颗芯片集成；

• 属于平面工艺：同代节点下，相比FinFET，掩膜数量更少、设计难度更低。

SOI的短板

SOI的成本劣势客观存在，这也是它成为特色工艺平台、而没有成为主流逻辑衬底的原因。

• 晶圆成本：一片SOI晶圆价格是优质体硅晶圆的数倍。支持者认为平面FD-SOI相比FinFET，流片掩膜和工艺步骤更少，单颗裸片成本具备竞争力；实际对比结果取决于工艺节点和出货规模。

• 自热效应：埋氧化层导热能力大约只有硅的1/100。晶体管工作温度更高，会降低载流子迁移率、影响可靠性（电迁移、热载流子注入），对功率器件、大电流I/O设计带来挑战。

• 浮体效应（PD-SOI）：未耗尽区域储存的电荷，会引发扭折效应、延迟随历史状态变化、寄生双极效应。增加体接触可以解决，但会占用面积。FD-SOI基本消除该问题。

• 硅膜厚度管控：全耗尽器件要求整片晶圆硅膜均匀度控制在 ±0.5nm以内；厚度波动直接转化为阈值电压波动。只有少数供应商具备大规模供货能力。

• ESD与模拟设计：薄膜结构可用于ESD二极管、大尺寸模拟器件的硅区域有限；设计师经常局部打开埋氧化层，采用混合体硅结构实现。

• 微缩路线受限：低于约10nm时，硅膜厚度需要降到5nm以下，迁移率变差、器件离散性恶化。先进逻辑赛道选择FinFET，如今转向GAA纳米片。

• 生态与供给集中：相比体硅，支持的代工厂、PDK、IP厂商更少；薄SOI市场高度集中在一家晶圆厂商，客户需要评估单一供应商风险。

• 周期性波动：RF-SOI需求和手机出货量强绑定。Soitec 2026财年（2025.4–2026.3）财报就体现这点：受客户RF-SOI去库存影响，移动通信业务收入固定汇率下下滑41%（Soitec FY26财报）。

主要厂商

SOI价值链集中度很高：一家主导晶圆厂商、三家亚洲晶圆授权/竞争厂商、三家以欧洲为核心的FD-SOI代工厂。

晶圆供应商

多家调研机构数据显示Soitec在SOI晶圆市场份额过半；不同统计口径数值有差异，数据仅作参考。

FD-SOI代工厂与IDM

研发与产业生态

CEA-Leti（Grenoble）是该技术的发源地，依托欧盟芯片法案，运营FAMES试点产线，研发下一代FD-SOI。设计生态包含Synopsys、Cadence、Siemens EDA工具链，还有IP厂商移植支持背偏置的单元库。 FD-SOI主流产品客户包括NXP（i.MX）、Sony（GPS）、Lattice（FPGA）、车载雷达厂商，SpaceX也在Starlink项目使用ST的STM32V8。

未来方向

行业主要沿着两条路线推进：FD-SOI向10nm以下迈进，面向边缘和物理AI；同时SOI背后的薄膜转移技术，拓展到非硅材料。

• FD-SOI进入个位数节点：2026年10月9日，GlobalFoundries发布FDX Fusion，全新FD-SOI平台，目标达到7nm级数字性能，密度是初代FDX的两倍以上，同时集成射频、模拟、嵌入式非易失存储、存内计算。样片预计2027年初，首版PDK 2027年中，2028年在德累斯顿（硅萨克森）量产。CEA-Leti的FAMES试点线为欧洲研发10nm、7nm FD-SOI。FD-SOI主打不是极限主频，而是单芯片集成射频、存储前提下的能效，适配传感器融合、机器人、雷达场景。

• FD-SOI上的嵌入式存储：ST的18nm相变存储、Samsung的eMRAM替代嵌入式Flash，Flash在28nm以下很难微缩，这也是FD-SOI MCU可以在先进节点落地的关键。

• 光子SOI与共封装光学：AI数据中心需要800G–1.6T及以上光互联。硅光基于SOI制造，共封装光学（CPO）把光器件放在交换芯片或加速器旁边。Soitec披露FY26光子SOI营收破亿美元，CPO认证批次正在准备上量，是当前SOI增长最快赛道。

• 硅之外的工程衬底

  • POI（绝缘层上压电材料）：硅衬底上的薄层钽酸锂，用于5G手机高性能声表面波滤波器；2026年3月和Skyworks签订多年供货协议。

  • SmartSiC：薄层单晶碳化硅键合在低成本多晶碳化硅承载片上，目标压低功率器件衬底成本；受新能源车行情拖累，Soitec FY26对SmartSiC资产计提4100万欧元减值。

  • GaN-on-SOI、射频GaN：面向功率器件、毫米波/6G前端。

  • 面向量子、传感器的SOI：FD-SOI背栅技术可以在低温下调控自旋量子比特（CEA、Quobly）。

• 衬底作为3D集成基础模块：薄膜转移、晶圆键合、背面工艺，也就是Smart Cut的核心能力，现在是先进逻辑3D集成、背面供电、混合键合的关键。哪怕最终芯片不是SOI结构，这套衬底工程技术同样至关重要。

待解问题

FDX Fusion、10nm FD-SOI能否拿到足够多订单，支撑投入，和3nm级GAA争夺边缘AI市场？ RF-SOI库存什么时候回归正常，5G/6G前端会把单台手机的SOI用量提升多少？ SOI供给能否伴随本土代工厂导入FD-SOI，抢占市场份额？