三星SK海力士入局，CXL池化上位

10月26日，澜起科技在互动平台确认，其CXL 3.2 MXC芯片已于2026年7月率先试产，并成功导入三星、SK海力士等主要内存模组厂商的下一代CXL产品线。

山西证券在研报中表示，CXL内存池化技术已进入落地阶段，在DRAM涨价背景下，可复用旧内存降低成本，同时支撑GPU/TPU的大容量内存扩展。

这一进展让CXL的商业化进程备受关注。长期以来，AI算力受困于内存容量与带宽的双重瓶颈，CXL正试图通过系统级互连，为数据中心提供一条打破内存墙的横向扩容路径。

一颗控制器芯片同时进入全球两大存储巨头的供应链，标志着CXL产业链的分工格局已初步成型。存储原厂已停止下一代CXL控制器的自研，专注提供DRAM颗粒与标准化模组；以澜起、Astera Labs为代表的第三方芯片厂商主导控制器与交换芯片；云厂商则负责系统级部署与软件适配。上下游各司其职的生态闭环正在形成。

但要从试点走向全面商用，CXL还需要跨越延迟控制与软件栈适配这两道工程门槛。

AI推理对内存的需求与训练阶段存在根本性差异。训练拼的是算力峰值和集群规模；而推理阶段，尤其是长上下文、多轮对话和智能体（Agent）工作负载，其瓶颈更多在于系统可用内存容量。

随着对话轮数的激增，KV Cache不仅需要保存当前的交互数据，还要保留长期的记忆轨迹，这直接导致内存需求呈指数级上升。面对激增的容量需求，GPU本地的HBM是目前的首选扩容方案，其紧贴计算单元，能提供极高的数据带宽。

然而，HBM的容量受限于复杂的封装尺寸，且成本极其昂贵。更关键的是，HBM在晶圆制造端存在显著的产能乘数效应，生产1GB的HBM所消耗的晶圆面积是标准DRAM的3倍以上，这意味着其物理产能天花板极低。

另一方面，服务器主板上的本地DDR5虽然能解决通用容量问题，但受限于主板插槽数量、走线长度以及信号完整性要求，单机内存容量同样面临无法突破的物理极限。

针对物理内存受限这一问题，CXL提供了一套系统级的横向扩展方案。与基于网络协议的RDMA（远程直接内存访问）不同，CXL直接在系统总线上运行以维护硬件缓存一致性，其内存模块通过PCIe物理层挂载到CPU或GPU的缓存一致性域中，使操作系统能够像访问本地内存一样无缝访问CXL内存池，将其作为本地DRAM的扩展层或池化层。

基于此，CXL能带来的容量扩展非常可观。三星公布的数据显示，CXL内存可将系统总内存容量提升最高50%，带宽翻倍，并支持多台服务器动态共享内存资源。SK海力士第二代CMM-DDR5的容量也已达到256GB，带宽80GB/s。

尽管这些单点指标放在HBM面前并不突出，但CXL的核心价值在于改变了内存的分配方式。它不再按每台服务器的峰值需求静态配满，而是把容量集中成池，按负载动态切分，用互连技术弥补了DRAM物理密度扩张的瓶颈。

从市场规模看，CXL仍处于早期放量阶段。GM Insights的测算显示，2026年全球CXL组件市场规模约8.9亿美元，到2035年预计达到79亿美元，年复合增长率27.5%。Yole的口径更为激进，认为2026年CXL市场可达21亿美元，2028年进一步扩张至158亿美元。这些数据指向的方向是一致的，CXL正在从“协议可用”进入“商业可用”的窗口。而窗口开启的节奏，取决于产业链上三个关键环节能否到位。

CXL的产业化需要控制器与互连芯片端、存储原厂端和云厂商端在同一个时间窗口内形成合力。

在控制器与互连芯片端，澜起科技的MXC芯片已经跑出了先发节奏。CXL 3.2版本在数据速率和DDR速率上都走到了较前的位置，导入三星和SK海力士的下一代CXL产品，意味着存储原厂的模组设计开始以第三方控制器芯片为参考底座。

2026年7月，三星、SK海力士和美光一致决定停止下一代CXL控制器的自主研发，将控制器环节交给第三方芯片厂商，原厂则聚焦于CMM模组和DRAM颗粒。这一分工的意义在于，控制器芯片的市场空间从“原厂自研自用”变成了“第三方向所有模组厂供货”。

海外厂商中，Astera Labs的Leo系列CXL智能内存控制器已部署在微软Azure M系列虚拟机上，单控制器支持最高2TB内存容量；老牌互连芯片巨头Microchip也没有缺席，推出了基于CXL的SMC（串行内存控制器）系列，主打低延迟和大容量扩展；韩国Fabless公司Panmnesia也宣布量产全球首款支持CXL 3.2全部功能的Switch交换芯片PanSwitch。

CXL Switch芯片是CXL从单机扩展走向机架级池化的核心枢纽。传统的PCIe Switch只负责数据包的转发，而CXL Switch需要维护跨主机的内存语义和硬件缓存一致性，技术门槛极高。它的量产意味着多台服务器共享同一个巨型内存池的物理链路被打通。 控制器、交换芯片、模组三条线同时推进，补上了CXL从“点对点扩展”走向“多主机池化”所必需的环节。

在存储原厂端，标准化模组正在加速落地。三星CMM-D 3.0基于CXL 3.2规范，目标2026年底量产。在OCP 2026上与AMD联合展示的方案中，三星宣称在智能体AI推理负载下，首token时间降低最高38%，有效吞吐量提升最高3.3倍。

SK海力士的路径则更为系统化。其IMTE架构将CXL混合内存置于HBM/DDR和SSD之间，利用CXL协调数据迁移，使推理效率较传统系统提升35.7%。MARS机架级方案更是把CXL池化推到了机架维度，实现CPU与GPU之间的动态零拷贝数据共享。

在云厂商端，超大规模客户的验证信号也在累积。微软Azure M系列虚拟机已经提供CXL附加内存的预览；Meta的尝试极具代表性，其数据中心拥有海量已过保修期但仍能正常工作的旧服务器，通过CXL技术将这些旧机器的内存资源池化剥离，重新供给新算力集群使用，极大降低了基础设施的总拥有成本（TCO）。阿里则借助CXL Switch统一管理SSD与内存以扩展KV Cache容量。

这些业务部署，标志着CXL的硬件生态已经逐步走通。从控制器芯片的成熟、原厂模组的量产，到云厂商在系统层面的验证与成本优化，CXL已经跨过了技术验证，迈入实质性的商业落地环节。

硬件链条的补齐是前半程，真正决定CXL能否从小规模池化试点走向AI推理标配内存层的，是延迟控制和软件栈适配这两个工程变量。

延迟问题在学术实测中已经被反复量化。OSDI 2026收录的一项研究显示，本地DRAM的访存延迟约81至117纳秒，而直连CXL内存设备的延迟在214至394纳秒之间；如果经过池化或交换机的场景，延迟可以拉长到600纳秒至1微秒。

对于KV Cache读取、图计算和OLTP这类内存密集型负载，CPU周期中原本就有20%到80%消耗在内存停滞上，CXL额外增加的数百纳秒会让停滞进一步恶化。尽管CXL 3.2引入了热页监控（CHMU）试图在硬件层面将热数据留在本地、冷数据下沉到池化内存，但硬件优化只能缩小差距，无法把CXL内存变成本地DRAM的等价替代。

除延迟问题之外，系统软件对内存层级调度的适配，正成为制约CXL落地的另一大技术门槛。 池化内存能否被操作系统和AI框架高效调度，取决于内存管理子系统对分层内存的识别能力。传统的操作系统主要基于NUMA架构设计，而CXL的引入让内存层级变得更加复杂。操作系统不仅需要精准识别高频访问的热数据并锁定在本地，还要防止数据在本地与CXL池之间发生“抖动效应”，即数据频繁来回搬运导致总线拥堵。

目前主流的AI推理框架在内存管理上几乎完全围绕GPU的HBM显存进行静态规划，缺乏对远端CXL池化内存的动态感知与自动卸载机制。要将KV Cache顺畅地溢出到CXL池中，不仅需要Linux内核的支持，更需要对上层AI框架的数据调度逻辑进行深度改造，这目前仍是一项巨大的工程挑战。

2027年被业界视为CXL规模商用的关键节点，在此之前，CXL的每一次部署仍然需要回答同一个问题，即池化带来的容量收益，能否覆盖额外增加的数百纳秒延迟。

从澜起MXC芯片导入三星、SK海力士的模组参考设计，到Astera Labs的控制器落地Azure，再到三星CMM-D 3.0和SK海力士MARS在模组与机架级池化上的推进，CXL的硬件底座在过去一年里跨过了“协议可用”的阶段。

解决AI推理的内存墙，是一场从控制器、内存模组到服务器平台和操作系统生态的系统性重构，无法靠单颗芯片独立完成。在2027年的规模商用窗口到来之前，率先完成生态握手的那一批厂商，才有机会在下一代数据中心内存架构的分层中拿到属于自己的位置。