新一代EDA工具将SoC子系统生成效率提升百倍

在半导体集成度极高的今天，SoC代表了“片上系统”的整体解决方案，而非传统意义上“单一处理器”的简单形态。CPU集群、各类专用硬件加速器、片上存储单元、高速互连网络，再加上数十个功能各异的外设模块，这些组件往往由不同研发团队开发，甚至部分来自第三方IP供应商。整个研发流程中最消耗工时的环节，并非单个功能模块的设计，而是确保模块之间成千上万条信号连接全部准确连通、无功能与时序错误。

近日，法国EDA厂商Defacto发布了一套SoC子系统自动生成方案：一个接近100个核、数百个IP的高性能计算子系统，过去要花数天乃至数周，现在生成只要几分钟。

复杂度的重心，已从模块移到连线

AI、高性能计算与物联网，正把芯片往“整系统”上推。模块数量在增加，增加更快的是模块之间的连接关系，每接进来一个新模块，都要同时处理总线归属、时钟域、供电域与时序约束。

而大多数团队管理这些关系的方式仍相当原始：连接清单以表格和脚本的形式存在，每个IP要单独打包、单独检查，架构哪怕只改一处，下游一大片工作就得推倒重来。其代价就是数天到数周的重复劳动、对少数资深集成工程师的依赖，以及上涨的成本。

设计复杂度因此不再只是技术难题，而是成为了整条产业链的瓶颈。它决定的是多复杂的芯片“做得起”，而不只是“做得出”。

换个方向：先描述意图，再生成结构

Defacto给出的解法，思路是反过来的。传统做法是从基础IP出发，一颗一颗往上搭；而新方案是让设计者先描述“想要什么”，由工具先生成完整子系统，再由子系统拼成整颗SoC。

这套方案的难点在于“子系统”这层，几十个模块共享总线、电源网络和时钟树，横跨多家供应商，却常没有专职团队。

“生成”意味着把整个创建流程交给工具：先读取描述每个IP的全部信息，它如何与邻居相连、如何被供电、要满足什么时序；再按设计者意图把模块接起来；最后重组设计层级，让芯片更小、更快、更省电。产出不是草图，而是下游验证与实现团队可以直接使用的全套文件。

另一个容易被忽略的细节是，附属文件的同步更新也被纳入流程。传统集成最怕的不是接错线，而是改完之后散落在各处的约束文件、脚本和文档没跟着变，问题要到后端甚至流片前才会显露。

Autoconnection：用规则替代清单

据悉，这套方案的技术核心叫Autoconnection。在传统流程中，连接是显式指定的，一对一对地配驱动引脚、总线和接口；而Autoconnection改用描述“意图”的规则，由工具把详细连接推导成一组规则族。因此，同一套方法可适配任意架构、规模和内容的SoC。

它同时给AI留了位置：工程师可以先得到一个可用的起点，再在其上细化，而不是从零写起。但控制权没有被交出去，每个提案都必须经人工审核批准，才会真正生成子系统。这背后的工程现实是，EDA工具的可信度建立在“可检查”之上，而非“全自动”。

不只是快，而是重算设计经济学

围绕生成能力，Defacto还补齐了工程落地的其它支撑：支持业界主流RTL与设计附属文件格式；兼容IP-XACT标准，用它描述IP、总线与连接关系、功耗意图和时序约束；提供按物理设计约束重组层次结构的能力。

此外，它还能与主流IP供应商的配置工具互操作，配置完成的IP直接流入生成流程，不必再手工搬运。据Defacto披露，该方案已在多家主要半导体公司完成验证，覆盖HPC、AI与物联网三类差异很大的架构，并由欧盟EIC Accelerator的EmpoSoC项目共同资助。

但比“快”更重要的是，这套方案改变了开发成本结构。当集成所需的专家经验被压缩，设计边际成本就下来了：更复杂的芯片变得可行，新兴玩家也第一次有了与老牌大厂同台竞争的机会。

‌EDA新赛道：集成自动化重构竞争力

对于国内小规模的芯片设计团队而言，这套方案的意义可能更明显。集成能力长期依赖少数人的经验，一旦这个人离开，项目就要重新开始；而把集成从“手艺”变成“可复现的流程”，则等于把这部分能力沉淀进工具和规则里。

随着AI产业需求持续推动SoC的模块与互连规模不断扩张，芯片研发环节中真正稀缺的资源早已不是设计仿真算力，而是一套能够管控指数级增长的设计复杂度的系统化方法。

EDA行业的下一轮核心竞争，将不再聚焦单点工具的精度优化，其重心会转向全新赛道：谁能率先将“多IP子系统集成”这件最消耗研发人力的核心环节，改造为可自动化生成的标准化流程，谁就将掌握下一代AI芯片研发效率升级的核心主动权。