告别单片思维！STCO分步设计流程

做大芯片，已经不再是打造高性能芯片的唯一途径。工程师把异构芯粒组装到中介层与先进封装内，可以实现传统单片芯片难以企及的性能、能效与可扩展性。代价是设计复杂度大幅提升。这类由多个裸片组成的芯片，往往同时集成第三方IP和自研IP，带来了传统单裸片设计工具无法解决的难题。

为充分释放芯粒的潜力，整个行业正转向一套以系统为核心的方案：系统级技术协同优化（STCO）。STCO不再对芯片各层做独立优化，而是从项目初期就统筹考虑硅片、封装、中介层和PCB之间的相互影响（图1）。借助具备这种系统级视角的EDA工具，工程师能够同步在全维度优化功耗、性能、面积、成本（PPAC），同时兼顾可靠性与安全性。

STCO将3D IC的所有层级整合到同一套设计流程中，帮助工程师看清一个环节的设计决策会如何影响整个集成链路的各个阶段。它还能提前预判芯片设计的最终性能。这种左移设计思路，对压缩反复迭代的设计周期至关重要，可以大幅提升研发效率。

图1：系统级技术协同优化推动设计左移

搭建3D数字孪生

一套顺畅的多裸片设计流程，始于搭建完整器件组装体的3D数字孪生。首先汇聚各类设计IP，搭建全系统模型，作为系统连接关系唯一的权威数据源。基于这份数字孪生，便可生成芯粒、桥接芯片、中介层、基板的接口与凸点阵列。

汇集海量数据本身就极具挑战，人工处理容易出错，也无法满足超大规模芯片设计对可复现性的要求。

IEEE 3Dblox、OCP CDX、JEDEC JEP30等标准格式陆续推出，用于降低协作门槛，但工程师仍常会遇到五花八门的自定义数据格式。因此，高效的数据管理和版本管控十分关键。这套流程需要无缝接入新版IP，不覆盖已有工作，同时保证网表一致性。这对后续的版图与原理图比对、逻辑等价性检查、多物理场分析都非常重要。

图2：芯片数字孪生，作为系统连接关系唯一权威数据源

先进互连与分层规划

在AI算力需求驱动下，现代芯片设计总引脚数常超过5000万，互连节点多达数十万，传统互连管理方式已经难以胜任。

为应对裸片间互连数量的爆炸式增长，设计师越来越多地采用基于硬件描述语言的设计方式。使用规范总线标记编写Verilog RTL，比逐比特填写表格高效得多、出错概率更低；表格方式无法支撑混合键合、直接键合技术所需的海量凸点规模。

分层设计进一步化解复杂度，把系统拆分为多个易于管理的模块。将器件作为分层单元，设计师可以借助公式、正则表达式、设计属性标记来定义引脚拓扑区域。智能化参数化引脚区域能够快速生成并优化复杂封装设计，高效实例化硅桥与中介层。硅桥、中介层相当于CPU、GPU和高带宽内存（HBM）堆叠之间低延迟、高能效的布线层。

方案探索与预测式多物理场分析

STCO的核心能力之一是方案探索：在符合设计PPAC目标的前提下，尝试多种集成方案。

想要做到这一点，工程师需要在统一工作台中查看、调整所有系统模块，包括散热片、加固件等机械结构。这样就能提前评估机械部件对布板空间、电气安全间距的影响。

预测分析，直接决定方案探索的成败。例如，电源分配网络规划需要左移分析，尽早定位直流压降问题；优先发现风险，而非追求一次性签核精度，避免后期改动带来高昂成本。

同理，热仿真前置对3D IC必不可少。垂直堆叠芯粒会阻碍裸片上下表面传统散热路径；同时裸片减薄后横向热阻上升，热量更难从芯片侧面散出。借助面向3D优化的EDA工具，工程师可以对整个组件的温度梯度、机械应力建模仿真，保证协同优化方案不会带来难以解决的可靠性风险。

图3：方案探索阶段的早期热仿真预测结果

完整测试与可测性设计（DFT）方案

协同优化完成后，工作重心转向整机测试。裸片级测试流程和二维芯片基本一致，但2.5D、3D IC封装需要专门的裸片间互连测试以及堆叠级验证。一套成熟的3D IC可测性方案，会把分层可测思路延伸到堆叠层级。

为保证效率，测试向量一般在下层分层中生成，再映射到裸片顶层、堆叠顶层开展测试。这样耗时巨大的自动测试向量生成只需要运行一次。此外，可测性方案必须考虑测试带来的热干扰：对一个裸片测试产生的热量，会影响堆叠里相邻裸片的性能。

正式签核与组装验证

流程最后一步是正式签核。由于集成来自不同工艺节点、不同代工厂的芯粒，签核的复杂度显著提升。过去，缺少统一的正式验证流程，一直是3D IC设计的瓶颈。如今封装组装设计套件和一体化验证工具正在补齐这块短板。

验证先从基板、中介层的设计规则检查（DRC）开始；之后对整套组装结构做电气连通性、物理对位校验。传统以IC为中心的工具很难处理先进封装里的垂直偏移问题，而部分3D IC工具支持对全系统原始网表做全自动、全覆盖验证，在导入物理实现工具之前，确认组装结构无误、和基准网表保持一致。

这套流程自动生成链式测试结构，保证逻辑到物理的一致性，减少设计反复，大幅缩短先进半导体方案的上市周期（图4）。

图4：链式测试结构

芯粒接口合规与信号完整性

通用芯粒互连标准UCIe已经成为逻辑芯粒之间互连的事标准。要保证这些高速接口满足协议规范，必须在布线前开展信号完整性方案探索。工程师需要评估基板材料、叠层结构、走线尺寸等物理互连方案，满足协议严苛指标。

基于标准的分析只能保证基础互通；IBIS-AMI模型可以结合均衡、时钟数据恢复算法，更精细地预测实际工作性能（图5）。设计变量繁多，行业会使用SHERPA这类AI算法高效遍历设计空间，用最少仿真快速完成UCIe协议合规验证。

STCO：打通全链路

经过芯粒接口布线规划、优化与预测分析，完成布局的中介层与封装基板，在进入物理实现阶段前，就已经完成功耗、性能、面积、成本的最优权衡，同时满足合规、热约束、制造和可测试性要求。这些前置工作减少迭代次数，加快量产节奏。