DRAM的下一个十年：4F²、3D DRAM与各家路线的成本推演

2026 年10月，DRAM产业在两周内出现了两个方向看似相反的公告。10月10日，长鑫总裁Mrak在上海的集成芯片和芯粒大会上宣布，长鑫的4F²架构研发取得关键进展，核心是自研的垂直环绕闸极VSG晶体管，并预计年底推出融合4F²与混合键合技术的新一代DDR5 RDIMM产品。

10月21日，美光在技术说明会上由总裁暨技术长Scott DeBoer回答分析师提问时表示，美光评估4F²超过二十年，目前不在路线图上；美光将延伸6F²架构，并把3D DRAM作为长期的平行轨道。

市场把这两件事读成了对立：一家中国厂商宣称要率先商业化4F²，一家美国厂商宣称 4F² 的密度优势是迷思。

三星和海力士的股价在长鑫公告后一度下跌约 7%，美光的说法又被解读成「3D打4F²」的技术路线之争。

这种媒体式的理解是错的。三星和海力士同样拥有 EUV，同样把 4F² 排进了路线图；美光也不是从 4F² 转向 3D，它从来就没打算走 4F²。更根本的是，所有这些前沿技术每一家都在做，差别只在各家对过渡期的工程取舍，而过渡期之后的终点是同一个：单片多层 3D DRAM。

本文尝试把这些技术放回同一个坐标系，用密度、良率、成本三个变量推演未来十年DRAM 的几条可能路径，说明各家为什么选择不同的过渡方式，并对长鑫与中国DRAM产业链的位置做一个不带情绪的评估。

讨论DRAM 的未来，最常见的混淆是把几个互相独立的技术方向当成互斥的选项。应用材料在 2026 年 6 月的 DRAM 技术说明会上，把平面 6F² DRAM 之后的演进整理成五个方向，这个框架比「2D 对 3D」的二分法准确得多，本文沿用它。

方向一：用EUV 继续微缩 6F²。维持现有的埋入式字线平面晶体管加直立电容的单元结构，靠EUV 把 F 继续缩小，同时用更高选择比的硬屏蔽与蚀刻设备把电容深宽比再往上推。应用材料的 Draco 硬屏蔽与 Sym3 蚀刻设备就是为这一步准备的，目标是提高高深宽比电容蚀刻的均匀性。这是三大厂现在都在走的路，也是美光打算走到底的路。

方向二：把逻辑制程引入DRAM 周边。把逻辑厂的高k 金属闸（HKMG）移植到 DRAM 周边晶体管，下一步是 FinFET。这个方向不改储存单元，改的是周边电路的速度与功耗；按应用材料的说明，HKMG 周边可让功耗下降约三分之一、速度接近翻倍。三星 2021 年在 DDR5 上首先采用，海力士和美光在 1a/1b 跟进，长鑫的 G4 也已经引入，TechInsights 在 2026 年 8 月的拆解中确认了这一点。

方向三：CMOS 键合阵列（CBA）。把储存阵列与周边电路分别做在两片晶圆上，再用晶圆对晶圆混合键合压在一起。这是NAND 已经走过的路，铠侠和长江存储（Xtacking）都是先例。它回收的是周边电路的占地，并让两边的工艺分别优化；应用材料给的示意增益约 1.4 倍，但 DRAM 的感测放大器与子字线驱动穿插在阵列里搬不走，实际增益会低于这个数。需要的新设备是混合键合、TSV 与相应的减薄对准。

方向四：4F² 垂直晶体管架构。把存取晶体管从平躺改成直立，源极、沟道、汲极上下叠放，位线从储存节点旁移开，单元面积从2F × 3F 压到 2F × 2F。三星称为垂直通道晶体管（VCT），海力士称为垂直闸极（VG）平台，长鑫称为垂直环绕闸极（VSG），本质相同。它需要高选择比蚀刻、ALD 闸氧、选择性磊晶、金属闸堆栈整套新设备。美光评估后认为复杂度与成本过高暂不主推，但设备端已完成技术储备。

方向五：单片多层3D DRAM。在同一片晶圆内制造多层储存单元，像3D NAND 那样，密度靠层数 N 增加而不是靠 F 缩小。主流做法是 Si/SiGe 磊晶超晶格、一次高深宽比蚀刻打穿、侧向选择性蚀刻与磊晶、侧向金属沉积，工艺难度极高。应用材料表示已完成全套测试结构，三星在 VLSI 2026 展示了 16 层完整器件。这是所有厂商公认的远期终点。

把五个方向放在一起看：

这张表的重点在最后一栏：五个方向不是五选一。

方向一和二是所有厂商都在走的基础；方向三可以叠在四或五上面；方向四和五的差别在于工艺几乎不共享，所以4F² 不是通往 3D 的阶梯，而是 3D 到来之前的一段过渡。

还有一类常被归入 3D 的技术是晶粒或晶圆堆栈，HBM 是代表：把多颗已经做好的 2D DRAM 晶粒用 TSV 叠起来，增加的是封装里的容量和频宽，每一颗晶粒仍是完整的 2D 阵列，每位元成本不降反升。

这类路线与半导体单位成本持续下降的硬要求不同，属于用超高成本去提收某种性能的特殊应用，HBM或者华为的 LogicFolding、小米玄戒 O100 的 DRAM 叠 NPU，都属于这一类，他们的堆叠没有降低单位成本与上述表中的方向五无关。

用这个框架回看两家公司的公告：美光走的是方向一加二，在1ε 节点加入方向三，远期直接进方向五。三星、海力士和长鑫走的是方向一加二，在 0a/0b 之间加入方向四，同时配方向三，远期同样进方向五。混合键合在所有路线上都是公因子，不是某一家独有的成本负担；真正的分歧只有一个：过渡期用不用 4F²。

美光反对4F² 的核心论点是：DRAM 的位元密度主要由电容间距决定，而不是由单元布局决定。美光的说法值得我们用几何算一遍，因为它能同时解释三类厂商为什么做出不同选择。

6F² 的电容是蜂窝状排列。一个 6F² 单元对应的电容中心距 d 满足 d² × (√3/2) = 6F²，解出 d ≈ 2.63F。4F² 是正方排列，d = 2F。

如果把电容中心距 d 当作硬约束，也就是高深宽比蚀刻、介电层厚度、漏电等物理条件决定了电容最密只能排到某个 d，那么在同一个 d 下，蜂窝排列的面积利用率是 0.866d²，正方排列是 d²，蜂窝反而比正方密 13%。

4F² 在相同电容间距下不但没有 1.5 倍的优势，还略逊一筹。

4F² 真正的作用是换约束：在同一个 d 下，6F² 要求 F = d/2.63，4F² 只要求 F = d/2，等于把光刻的最小特征尺寸放宽约 24–30%。长鑫官方说 4F² 首代节点让设计规则放宽约 30%，讲的就是这个机制。

这个几何结果把三类厂商的立场分开了。

没有EUV 的长鑫，绑定约束是光刻能做到的F。

4F² 把需要 EUV 的 F 换成 DUV 多重曝光能做的 F，33% 的密度提升是真实的；同时放宽的电容间距让电容蚀刻的深宽比要求退回一代，对受设备管制的厂商这一点同样关键。

有EUV 的三星和海力士，绑定约束不是光刻，它们选择4F² 的理由在成本和器件物理。

成本上，0b 节点的主动区间距约 16–18nm，6F² 要用 EUV 双重曝光做好几层，4F² 放宽 F 之后可以回到 EUV 单次曝光，省下的 EUV 层数直接是晶圆成本。

器件上，平面埋入式晶体管在 10nm 以下面对短沟道、漏电与 row hammer 三堵墙，直立的环绕闸极晶体管闸控更强、位线寄生电容更小、相邻单元之间没有共享主动区，这些是 6F² 靠微缩解决不了的问题。

所以三星把 4F² VCT 排在首代 10nm 以下节点，海力士排在 0b，两家都把它当作 0a 到 0c 这两代的载体，大约顶到 2030 年前后再进 3D。

有EUV 也有最强 DUV 多重曝光能力的美光，绑定约束是电容，4F² 给不了额外密度，只给一套不兼容的新流程。

美光 1β 用纯 DUV 做到 24nm 主动区间距，是三家里把 6F² 平面流程压榨得最彻底的一家。

它判断靠这套成熟流程的高良率，加上 1γ 之后的 EUV，可以把 6F² 再顶两代，用成本优势撑到 3D 接棒。在它自己的条件下，DeBoer 说 4F² 的密度优势是迷思，有数学依据。

但美光的说法有三处存在只说一不说二引导性。

第一，6F² 在 10nm 以下的那三堵墙对美光同样存在，三星和海力士排 4F² 不是因为它们算错了几何。

第二，美光延伸 6F² 的路线依赖 High-NA EUV 与电容新材料，两者都未验证，而电容那堵墙对三家是同一堵。

第三，动机偏差：三星已在 ISSCC 2026 展示 16Gb 4F² 芯片，海力士在 VLSI 2026 发表 4F² 垂直闸极论文，美光评估二十年却没有任何公开的 4F² 器件展示。

把一项对手都已拿出样品的技术称为迷思，是成本最低的公关策略。

不能排除的一种解读是，美光在 4F² 上已经落后，于是选择直接跳到 3D 并强调 4F² 没有必要。这个推断没有直接证据，但与公开信息的分布是一致的。美光的技术陈述本身没有错，但带有引导性，非业内读者很难判断它的实际含义。

4F² 本身的问题也不只是良率。直立晶体管的单晶硅柱没有体接触，浮体效应造成的关态漏电是长期难题，这是各家都在评估 IGZO 等氧化物半导体沟道的原因。

位线移到晶体管下方要靠键合翻转或背面工艺实现，流程与 6F² 几乎不共享。即使良率追平，额外的沉积、蚀刻、接点和量测步骤仍会抬高每片晶圆的成本。

如果 4F² 的良率长期上不来，6F² 继续微缩的成熟良率优势就会胜出，这也是美光路线不能被轻易否定的原因。

谈3D 之前，先要知道 2D 微缩还剩多少路，因为任何新架构都是在和「再缩一代」竞争。

三家的公开节点数大致相同。

美光：1γ 量产中，供应 HBM4E 核心晶粒；1δ 于 2027 下半年在 Boise 量产，位元密度增益约 25%；1ε 加入晶圆键合；1ζ、1η 仍在探路，High-NA EUV 与新材料在考虑之列；3D DRAM 作为平行轨道放在后两者之间，没有日期。

三星与海力士：1c 之后是 0a、0b、0c。按两年一代，大约还有四个节点，走到 2033 年前后，每代位元密度增加 20–25%，累计约 2.3–2.5 倍。

光刻这一环可以用实测数据说话。TechInsights 对 D1b 这一代的拆解：三星字线/位线/主动区间距 32.6/37.6/约 23nm，海力士 33.1/37.9/23.4nm，美光 34.0/39.0/24.0nm，F 约 12.5–13nm，单元面积 0.00123–0.00133μm²。单元里最紧的不是字线，是 20 出头奈米的主动区间距。1c/1γ 是 11nm 级，主动区间距约 21–22nm。

光刻分辨率要用k1·λ/NA 计算。Low-NA EUV（NA 0.33）量产单次曝光实际约 13–14nm 半间距，即 26–28nm 间距。

High-NA（0.55）约 8nm 半间距，16nm 间距；DUV 浸润式（1.35）单次 38nm 半间距，自对准双重曝光SADP到 38nm 间距，四重曝光SAQP到 19nm 间距。

所以今天 23nm 的主动区间距已经低于 low-NA 单次曝光的舒适区，三星和海力士用 EUV 加 SADP，美光 1β 用 DUV SAQP 做到 24nm，证明多重曝光在这一代完全可行。

往下走的分水岭在0a 和 0b 之间。0a 的主动区间距约 20nm，EUV SADP 或 DUV SAQP 都能做；0b/0c 约 16–18nm，low-NA EUV 的 SADP 有余裕，High-NA 单次可以做，但 DUV 要用 SAQP 做到 16nm 间距，边缘放置误差和累积套刻已经不现实，四倍的工序成本也不划算。

这就是美光在 1γ 转向 EUV 的原因，也是没有 EUV 的厂商会在 0b 被挡住的原因，更是有 EUV 的厂商在 0b 用 4F² 省 EUV 层数的原因。

但光刻不是2D 的终点，电容才是。

单元电容要维持 10fF 上下，否则感测放大器读不出、保持时间垮掉。电容值等于介电常数乘面积除厚度，面积靠深宽比撑，现在已经做到 60–80:1，柱子直径缩到 20nm 以下时，介电层厚度不能再薄，几奈米以下就隧穿漏电，两极金属也要占空间，内部空腔几乎填满。出路只剩更高 k 的介电材料，ZrO 系约 40–50，下一步钙钛矿类超过 100，但每换一次材料只换来一代。

所以2D 没有一个被物理证明的终点数字。它的终点是经济性的：当缩一代只拿到 10–15% 密度、却要付一代的研发与设备投入时，2D就会停。

Imec 与 TechInsights 的路线图都把 2D 的尾端放在 0a/0b/0c，即 9 到 7nm 级，时间约 2032–2034。

2D NAND 是现成先例：它停在 15nm 级不是因为做不下去，而是 3D NAND 在那一刻成本反超了。2D DRAM 的终点同样会随 3D DRAM 的进度前后移动。

把4F² 叠回这条在线：4F² 是一次性的 1.3 倍，不是每代再给一次，因为决定每代能缩多少的是电容，6F² 和 4F² 面对同一堵墙。

4F² 顶两代指的是它覆盖 0a 到 0b 这两代的时间窗口，在这两代里让光刻和电容蚀刻走得省一点，不是指它每代都再给一次密度。

6F² 路线到 2033 年约 2.3 倍，4F² 路线约 3 倍。再往上的 2F² 翻转 VCT 是把两片 4F² 晶圆背对背键合，容量乘二但成本也接近乘二，每位元成本不降，只给单颗容量。可确定的每位元成本下降空间，到 2033 年大约 3 倍，之后 2D 无论哪种布局都要停。

单片3D DRAM 最容易被误读的地方是「一层」的意义。它的一层不是一层 6F² 或 4F² 的平面阵列，单层密度远低于现在的 2D DRAM。

原因在电容。2D DRAM 的电容是直立圆柱，高度 1–1.5μm，深宽比几十比一，占地只有 2F × 2F，因为它把面积换成了高度。单片 3D DRAM 要把几十层叠起来，每层厚度只能几十奈米，电容没有高度可用，只能横躺，靠长度换电容量。要拿到 10fF 级别的电容，横躺电容要 300–500nm 长，再加上平躺的晶体管，每层单元占地大约是 2D 单元的 12–20 倍。

这就是为什么三星在VLSI 2026 展示的 16 层垂直堆栈 DRAM（VS-DRAM，GAA 晶体管加横躺电容）密度只约等于一个 2D 节点，不是 16 倍。2024 年业界传三星叠到 16 层、美光 8 层，两年过去公开层数没有再往上，差别只是今年拿出了完整器件数据。首代 3D DRAM 只等于一到两个节点的收益，这是各家都不敢给量产日期的原因。

用一个简单的参数化模型可以算出平价点。设N₀ 为「追平 2D 密度所需层数」，取 16；固定成本 C₀（含周边晶圆与键合）取 1.3；每层边际成本 k 类比 3D NAND 取 0.025；相对良率取 0.85。每位元成本相对 6F² 1δ：

平价点大约在48–64 层。最敏感的变量是 N₀：若侧向电容做不小、每层占地到 2D 的 30 倍，平价点就推到 128 层以上。

其次是字线阶梯：NAND 一条字线挂几千个单元，阶梯面积摊薄后可忽略；DRAM 为了速度一条字线只能挂几百个单元，阶梯和周边占比摊到每位元上高出一个量级，层数叠高后这块开销反而越来越吃密度。

这套做法在制程逻辑上基本是3D NAND 那一套：交替叠层一次成膜（NAND 是氧化硅/氮化硅，DRAM 是 Si/SiGe 磊晶叠层），一次高深宽比蚀刻打穿所有层，侧向选择性去除牺牲层后回填，再加阶梯区做字线引出。

北方华创今年发表的 64 层 Si/SiGe 蚀刻论文（选择比逾 500:1），虽然只是论文但也说明国内设备商正在复刻海外正在走的技术路线，也就是就 NAND 的套路。

但三处差异让它比 NAND 难得多：叠层材料要单晶硅（为了保持时间）而不是非晶介电层，几十层磊晶的应力与缺陷控制是全新课题；侧向电容要在每层掏出几百奈米空腔再做 MIM 电容，NAND 没有这道工序；字线阶梯开销如上所述。

横躺式不是唯一的3D 路线，目前是百花齐放的状态。

一条是把 4F² 的直立电容逐层堆栈，先做 2F² 翻转 VCT，再演化成翻转字线型 3D DRAM，学界主张与标准 4F² 流程兼容。它的优点是单层密度不打折，所以层数不用多；缺点是每多一层都要重做一遍完整的晶体管加 1μm 电容，没有「一次成膜、一次打穿」的摊薄机制，成本接近线性叠加，和晶圆堆栈几乎是同一回事。

另一条是无电容路线，用 IGZO 等氧化物半导体做 2T0C 增益单元，长鑫 2025 年 IEDM 的 BEOL 整合多层 DRAM 和中科院微电子所、北京超弦在 VLSI 2026 的 4 层 IGZO 2T0C 都属此类，优点是不需要磊晶和侧向电容，缺点是迁移率、可靠性和保持时间还远未达到商用 DRAM 标准。

当然海外等大厂如海力士同样在探索 IGZO 沟道并行之有年。这些路线各有顶级团队在做，科研方向与工程落地如何组合没有定论。

需要强调的是：进入单片3D 之后，6F²/4F² 这个指标就失效了。

横躺式的每层占地由电容长度与字线间距决定，与 2D 时代的布局无关。美光放弃 4F² 直接进横躺式，在 3D 时代不带任何包袱。三星做完 4F² 再进横躺式，同样不带包袱。

「坚持 6F² 就永远落后」和「做了 4F² 才能通往 3D」两种说法都不成立。

4F² 不会把厂商锁在 2D，也不会把厂商送进 3D。真正从 4F² 带进 3D 的只有混合键合和高深宽比蚀刻的经验，而这两样美光在 1ε 加键合时同样会拿到。

每位元成本= 全部制造与整合成本 ÷ 最终可销售位元。以 6F² 为基准，设 k 为新方案的总制造成本倍数（含所有晶圆与键合），g 为名义位元产出倍数，Y₀ 与 Yᵢ 为基准与新方案的最终良率，则每位元成本比 = (k/g) × (Y₀/Yᵢ)，小于 1 才是真正降低成本。

4F² 的门槛。传统芯片面积设为100，可随单元缩小的阵列占 70，周边占 30。单元从 6F² 降到 4F²，整颗面积为 70 × 4/6 + 30 = 76.7，位元产出倍数 g = 1.304。这比阵列的 1.5 倍小得多，刚好与长鑫自报的 33% 对上，说明长鑫讲的也是整颗口径。若基准良率 90%，4F² 要比基准便宜，良率必须高于 k × 90% / 1.304：

成本只增加15%、良率做到 80%，4F² 就有成本优势；成本增加 30%，良率几乎要追平原方案。

这也解释了美光的理性：1δ 单节点 +25% 位元、流程兼容、不冒良率风险，收益与成熟期的 4F² 相当。反过来说，只要三星的 4F² 良率在 0a 节点上爬到 85% 附近，美光的成本优势就会消失。

CBA 的门槛。周边电路搬到下层后，若上层剩余电路与键合开销占原面积的5，6F²+CBA 的面积为 75，位元产出 1.333 倍；4F²+CBA 为 51.7，位元产出 1.935 倍。

但 DRAM 的感测放大器和子字线驱动是穿插在阵列里的，搬不到下层，能移走的周边比 NAND 少得多，1.333 是偏乐观的上限，实际增益更接近 1.2。CBA 需要多一片 CMOS 晶圆，若密度只提高两成、总成本增加四成，CBA 本身不降成本，它的价值在性能、功耗和后续微缩。

W2W 的良率。晶圆对晶圆键合无法像晶粒对晶圆那样挑选已知良品，最终良率是两片晶圆各自的良率再乘键合良率。

以CBA 为例，阵列晶圆 90%、CMOS 晶圆 98%（周边电路特征尺寸宽松，良率天然较高）、键合 99%，三者相乘约 87%；若保守地把 CMOS 晶圆也取 90%，则为 90% × 90% × 99% ≈ 80%。

有损失，但不必然不是不可接受。最大关键是单片good gie的良率，如果过低，那良率叠加损失很大，如果良率可以维持9成或者接近，那整体良率损失就在可接受范围。

而且拆开制造后芯片面积、缺陷敏感区、热预算都变了，不能直接拿这个数和原单晶圆良率比。

晶圆堆栈的帐。两片各自完整的DRAM 晶圆键合，容量两倍、晶圆成本两倍、再加相当于基准 0.15 倍的整合成本；每片良率 90%、键合良率 99%，两层都要合格：每位元成本比 = (2.15/2) × (0.90 / (0.90 × 0.90 × 0.99)) ≈ 1.21。

每位元成本上升约 21%。这种堆栈改善封装占地、频宽与容量，但不创造制造成本优势。

把这些放进同一张表（全部为示例参数）：

几个实质结论：只加CBA 不降成本；4F² 与 CBA 叠加有机会比单独做 4F² 好，所以评估长鑫要看整个组合；单片 3D 在 64 层附近才开始赢，到 128 层才有明显优势。

3D 的门槛是移动的，而且持平不够。上表的48 层追平 6F²、64 层追平成熟 4F²，是相对今天的 2D 算的。

但 2D 不会停在原地等：到 3D 首代产品出现的 2030 年前后，6F² 和 4F² 又各走了两代，位元密度再高 1.5 倍；到 2033 年再高 2 倍。

3D 要追平的对象是那时候的 2D，平价层数至少按比例上调：对 1.5 倍密度的 2D，48 层变成 72 层以上；对 2 倍密度的 2D，变成 96 层以上。模型里固定成本不随层数摊薄，实际需要的层数还会更多。

更重要的是，仅仅持平没有任何转换的性价比。从2D 切到 3D 意味着新的磊晶、蚀刻、沉积设备投资，新的良率学习曲线，以及首代产品的风险溢价。

3D NAND 的先例是三星 2013 年 24 层首发时成本高于 2D，到 48 层大致持平，到 64 层成本明显低于 2D 之后，三年内 2D NAND 才退出。按这个经验，3D DRAM 要触发全行业转换，每位元成本必须比当时的 2D 低 20–30%，对应的层数不是 48–64，而是 96–128 层对当时的 2D。

三星2024 年 16 层、2026 年完整器件数据，若每两年层数翻倍，2028 年 32 层、2030 年 64 层、2032 年 128 层都在实验室，量产再晚两到三年。

所以 3D DRAM 的首代产品可能在 2030 年前后出现，但那时它的每位元成本高于同期 2D，只能先进高单价的利基产品；真正达到可以媲美当时 2D 的容量与合乎成本的良率，从而触发全行业转换，更可能落在 2033 年到 2035 年之间。这个时间差就是 4F² 这段过渡存在的意义。

三星：双线并进。ISSCC 2026 展示 16Gb 4F² VCT 加 W2W 混合键合；VLSI 2026 展示 16 层横躺式 VS-DRAM，路线图把 4F² VCT 放在首代 10nm 以下节点，3D 目标 2030 年商业化。

优点是两条线都在手上，4F² 负责 2027–2030 的 2D 微缩，横躺式负责 2030 以后的层数扩展，任何一条失败都有退路，而且三星是唯一同时公开两条线完整器件数据的公司，在 3D 的公开进度上领先。

缺点是资源分散，4F² 的流程转换要承担第一个商业化的良率学习成本，而它近两年在 HBM 上的执行问题说明它的工程落地并不总是跟得上论文。

海力士：稳健跟随。VLSI 2026 发表 4F² 垂直闸极 DRAM，应用节点排在 10b 而非 10a，比三星晚约一代；同时在 4F² VG 平台上引入晶圆键合，把周边电路放到阵列下方；3D 方向是垂直堆栈单元，并把逻辑代工做 DRAM 周边电路列为方向之一。

优点是让三星先踩坑，自己用最少的风险接上，HBM 的领先地位又让它有充裕的现金流支持两条线。

缺点是 4F² 晚一代意味着 2028–2030 年在单颗容量上可能短暂落后，如果三星的 4F² 良率爬得快，海力士在 DDR 这块的成本优势会被侵蚀，而 DDR 目前占海力士 DRAM 毛利的七成以上。

美光：跳过4F²，直奔 3D。1δ 2027 下半年量产，1ε 加晶圆键合，1ζ/1η 探路 High-NA 与新材料，3D DRAM 无日期。

另推垂直 HBM，存储器直接混合键合在处理器上。优点是不承担 4F² 流程转换的成本与风险，EUV 已导入，6F² 流程完全兼容，它在 DUV 多重曝光上的积累让它延伸 6F² 的成本比别家低，而且在 3D 时代不带 VCT 包袱。

缺点和疑点有四。

第一，它的 2D 延伸依赖 High-NA 和电容新材料，两者都未验证，如果 0b 之后电容材料没有下一代，美光会比对手少一个 4F² 的保险。

第二，它的 3D DRAM 是三家中公开信息最少的，2024 年传闻 8 层，没有自己的论文；三星已有 16 层完整器件，美光在 3D 上的实际进度很可能是落后的，「强推 3D」更多是口径上的。

第三，动机偏差：三星和海力士都已拿出 4F² 样品或论文，美光没有，把对手都在做的技术称为迷思，是成本最低的公关策略，不能当成技术判断。

第四，时间风险：美光的路线押的是 3D 在 6F² 走完之前准时到来；如果 3D 延期，美光会在 2031–2034 年之间出现一到两年没有新节点的空窗，而对手手里还有 4F² 这一代可以走，这对美光是最不利的情境。

长鑫：4F² 加键合，3D ＋ IGZO。长鑫2021 年发表中国大陆首篇 4F² 论文，2023 年 IEDM 展示 VCT 加 4F² 单元，2025 年 IEDM 发表 IGZO BEOL 多层 DRAM 并首次在 12 吋平台完成 DRAM 与 CMOS 晶圆级键合验证。

2026 年底预计推出 4F² 加混合键合的 DDR5 RDIMM的相关样品，当然不会是大规模量产产品。

优点是 4F² 对它的价值是四家里最高的：放宽 F 约 30% 让它用 DUV 多重曝光跟完接下来的节点，放宽电容间距也让电容蚀刻的深宽比要求退回一代。缺点在设备与时间，这个我们放在下面章节专门专门讨论。

四家的共同点要单独说明：没有一家在今天就能确定单片3D DRAM 的最终形态，横躺式、VCT 延伸、IGZO 无电容三条支线，每家顶级团队都在做；也没有一家只做其中一个方向，4F²、CBA、3D 每家也都有论文或样品。

媒体把它们描述成「美光的 3D 对三星的 4F²」，这种对立不存在。

美光就算率先把 3D 做出来，其他三家也会在一到两年内跟进，因为它们的 3D 研发没有停过。反过来，三星的 4F² 做成了，美光也不会因此失去 3D 的能力。

各家真正在赌的只是过渡期这一段：用 4F² 过渡，还是用 6F² 的成熟良率过渡。

以下是笔者的个人判断，不是产业共识，因为产业目前也没共识，仅供参考

4F² 存在的意义取决于 3D 推出的时间。

如果3D 能在 2030 年前后就达到成本平价并触发转换，4F² 只用两三年就被取代，流程转换的投入摊不开，确实有点鸡肋。

如果 3D 达到合乎成本的良率要拖到 2033 年以后，4F² 这一代的成本优势就会持续五年以上，没上 4F² 这层保险的企业会在 2031–2034 年之间承受明显的成本劣势。

按第上面章节的推算，3D 要媲美当时 2D 的容量与良率，并且每位元成本低到足以触发转换，更可能落在 2033 年到 2035 年。在这个时间判断下，4F² 的保险价值大于它的转换成本。

4F² 过渡并同时研发 3D 的模式更稳妥。

这不是因为4F² 在技术上通往 3D，这个逻辑前面章节已经说明两者工艺几乎不共享。

而是因为它分散了风险：3D 准时或提前到来，4F² 多花的钱是有限的；3D 延期，4F² 是唯一还能走的路。

三星的双线是风险最低的配置，海力士晚一代的跟随是最省钱的配置，长鑫是被设备约束逼出来的必选配置，美光是赌注最集中的配置：赌 High-NA 与电容材料能把 6F² 撑到 3D 接棒，赌对了省下一整套 4F² 的转换成本，赌错了出现空窗。

从期望值看，美光的选择不是最优，但也不是错误，如果 4F² 的良率在三星手里长期爬不上 85%，美光的 6F² 成熟良率反而会是最有性价比的方案。各有利弊，只能说有 4F² 的配置相对较好。

终极的裁判是成本，不是谁最先进。

半导体行业的指导原则一直是工程落地与最终良率：技术再先进，良率提不起来、成本看不到下降的可能，就会被淘汰，称不上先进。

历史上很多不那么先进但有性价比的技术成为主流，等到新技术的性价比超过它才被迭代；更高的性能本身不会触发迭代，更高的性能加上可以下降的成本才会。

3D DRAM 今天是性能和密度上限最高的方向，但它今天的每位元成本远高于 2D，所以它还不是主流。4F² 今天的密度增益有限，但它的成本门槛低、良率路径清楚，所以它会先进入量产。

行业最终的形态是无数技术在工程落地上最优化的结果，不会是任何一家公司口径里的那条唯一道路。

主线之外有两个分支要保留。一是横躺式的侧向电容做不小，平价点推到128 层以上，那么 2D 会被硬撑到 0c 甚至更后，2F² 和新电容材料这类不划算的手段会被拿出来续命，这对现有厂商最有利，因为没有新进入者能靠架构换代弯道超车。

二是 IGZO 无电容路线突然成熟，那么 3D 的门槛从磊晶和侧向电容换成氧化物半导体的可靠性，这条路对没有先进磊晶设备的厂商更友好，也是长鑫押它的原因。

讨论长鑫要先把节点定义对齐。TechInsights 实际拆解的长鑫量产产品是 G4：16Gb DDR5 晶粒 66.99mm²，单元 0.0020μm²，F = 16.0nm，主动区/字线/位线间距 29.8/41.7/47.9nm，对应三大厂的 D1z；周边已采用 HKMG；良率从初期 20% 爬到 80%；晶粒尺寸比三星同容量产品大约 40%。

G5 是 15nm 级，TechInsights 的口径是研发 2025 年底完成、2026 下半年试产。公司口径是已推出产品，但实际上看应该还是早期样品阶段。

长鑫今天量产的是1z（主力） -1a（送样），与三大厂的 1c（主力） -1d （送样）相差约3年或2个世代。

市面上流传的长鑫 G5 也就是1a间距预测表，其中字线 33.3、位线 38.5、主动区 23.9nm是G5＋或这是G6的数据，不是G5这一代，只能说是下一代产品。

长鑫 4F² 宣称「比 G5 提升 33%」，这个基准G5是一个还大规模出货的节点，只能说这个数字是对研发基准线讲的，或者说明年才能到达这个基准线，4F²的33%提升自然还得更靠后，这也符合全球大约2028年才会有4F²产品的规律。

不过长鑫不一定要遵循这个规律，三星海力士有EUV可以推进，1b-1c再到1d，然后再导入4F²的0a。长鑫没有EUV确实可以比三星跟海莉是提早进入4F²结构，再继续往下微缩，所以长鑫的4F²产品可能在G5（1a)的下一个世代G6(1b)就导入。

提早进入4F²的问题不再能不能做到，如果远意不计代价，自然可以做到，所以问题是在于良率，但国内晶圆厂有补贴优势，成本并非海外DRAM厂的第一要素，这一点是我们可以利用的优势，所以4F²的导入，长鑫大概率不会慢于三星海力士，也不是如三星一般等1d以后才会导入。

光刻：可以靠DUV 多曝做到，代价是成本。

G4 的 29.8nm 主动区间距用 193 浸润式加多重曝光做，美光 1β 用纯 DUV 做到 24nm 证明这条路到 1b 都行。

长鑫靠的是囤积的 ASML 浸润式机台，从 G5 到 G6 需要 NXT:2050i 级的套刻精度，这类机台受管制；美国国会 4 月提出的 MATCH 法案进一步拟禁止 DUV 出口和维保。

成本体现在每个关键层 4–5 次曝光加蚀刻、光罩数翻倍、套刻累积误差吃良率，多曝带来的良率大幅下降并叠加上长鑫die size比三星大 40% ，长鑫的成本会远远高于三星与海力士。

也正因有中央与地方政府的大力支持与补贴，国内半导体在相对落后的情况下还能与海外大厂正面PK而不落下风，但我们得清楚这个代价，并非我们的技术水平打达到全球领先。

令人欣慰的是这样的代价换来的是长鑫的突飞猛进，不被海外存储大厂用成本绞杀，日本与中国台湾的存储厂倒闭的血泪殷鉴不远，只要长鑫持续进步，再大的补贴与支持都是值得的。

电容蚀刻：真正的瓶颈。

DRAM 电容模具的高深宽比介电蚀刻是 Lam Research 事实上的全球垄断。

这个垄断不在于别家做不到某个深宽比数字，TEL、AMAT、中微都有能做到 60~90:1 的机台，而在于量产级的综合表现，整片 300mm 上孔形一致、弓曲与扭转控制、腔室匹配、耗材寿命、每小时片数，以及最关键的，别家机台在客户产在线没有一条完整的良率学习曲线。

TEL 的高深宽比蚀刻机在海力士的验证没有通过，这是业内确认的事实。所以并设备商有相关的设备，跟能不能用，好不好用是另一回事。

DRAM 电容蚀刻与 NAND 通道孔蚀刻也不是一回事，NAND 是氧化硅/氮化硅交替叠层、孔径近 100nm、深 10μm 以上，难在跨材料选择性和产能。

DRAM 是单一氧化硅、孔径 20 多 nm、深约 1.5μm，高深宽比没有NAND极端，但难在小尺寸下的硬屏蔽损耗、孔形弯曲、六方阵列里相邻孔的均一性，对 CD 均一性的要求比 NAND 严一个量级。中微在长存通道孔上的经验不能推到长鑫电容上。

2022 年 10 月的美国管制条文直接点名 18nm 半间距以下 DRAM 产线所需的高深宽比蚀刻与低温蚀刻设备，Lam、AMAT、KLA 对G4/G3 产线基本断供。

长鑫目前不在实体清单上，並且今年 6 月的列名已通过跨部门审查但因贸易谈判搁置。但它被加入的是国防部 1260H 名单，不過只限制美国国防部采购，但这不改变上述设备需要许可证的现状。

这把长鑫G5 以后的天花板收得很紧，由囤积的 Lam 电容蚀刻腔体数乘以每腔产能决定 G5 的月产能上限，由这些腔体在没有原厂维保和耗材条件下能跑多久决定时间上限。

工程替代方案。

不升级设备、用高成本工程方案替代，这应该是长鑫目前以及未来提升的主要方案。有四类手段：

一是降低深宽比需求，4F² 放宽电容间距约 30%，同一高度下深宽比直接退回一代，同时 VCT 把位线从储存节点旁移开，位线电容下降，所需单元电容可减少 10–20%，电容又能再矮一截。

这是最有效的一条，也是笔者认为长鑫会比三星海力士更早进入4F²的重要原因。

二是分段蚀刻，像 3D NAND 的双层串一样把电容模具分上下两段各蚀刻一次再对准，每段深宽比减半，代价是多一套光刻、沉积和平坦化，产能约减半，两段对准要在 20nm 级孔径上做到 2nm 以内，贴着 DUV 套刻极限，这应该是长鑫在纵向加工设备不足的情况下可以做的方案，但缺点同样是成本大幅度提高；

三是材料端补高度，更高 k 介电叠层、更薄 TiN 电极、支撑网优化，每项能换 10–15% 高度；

四是放宽电气规格，单元电容做小、用更密的刷新和更强的 ECC 补保持时间，代价是功耗与有效频宽。

粗略估计，G4 到 G5 只靠后三类硬撑，每位元成本约为三大厂同代的 1.5–2 倍；G6 再靠后三类就不够了，必须引入 4F²。

这也解释了长鑫为什么在 G5 都还没量产时就把 4F² 推到台前：它不只是绕 EUV，更是想要绕 Lam。

其他单一来源设备。美系还有三类在先进存储产在线接近单一来源：Lam 的钨 CVD/ALD 填充（NAND 字线、DRAM 位线与接触孔）与铜电镀（TSV）；AMAT 的离子注入、金属 PVD（电容电极 TiN、字线金属）、CMP 和磊晶；KLA 的光学缺陷检测、套刻量测与电子束复检。

所以长鑫的瓶颈不在 track 和键合，在美系那四类。往 3D DRAM 走，AMAT/ASM 的 Si/SiGe 磊晶和 TEL 的选择性气相蚀刻会成为新的关键，前者受管制、后者不受，这是长鑫 3D 押 IGZO 沉积路线而不是磊晶路线的设备端理由。

国产设备的位置。长鑫设备整体国产率约20-30%，G4 产线不足 20%，新平台目标超 40%。

北方华创的 ICP 蚀刻在长鑫产线市占过半，中微 CCP 50:1 已在 HBM TSV 量产，拓荆 ALD、华海清科 CMP 均已导入。

长鑫是全球唯一一家被迫把非 Lam 蚀刻机推上 DRAM 电容量产线的厂商，如果中微在 G5 产在线真的跑出良率曲线，Lam 的垄断在中国市场就从「别人做不到」变成「别人没机会做」，这对中微的估值含义比对长鑫还大；但在那之前，我们无法确定真正落地时间。

突破路径

综合起来，长鑫合理的时间表是，现有以及囤积Lam 撑 G4 扩产加 G5 试产，时间点在2026–2027；4F² 尽快接上以降低每片晶圆对 Lam 腔体的依赖，2027小量，2028 后放量。

中微在 DRAM 电容上从零开始验证2027–2029，支持G6以后的扩产，更长远的3D 走 IGZO BEOL 路线绕开磊晶，这会在2030 以后，同样会比主流大厂更早进入3D，主要的底气不懈的努力并加上不断的补贴，让长鑫能放开手脚去干。

这条路的每一步都有公开证据支持它在做，但没有一步有公开证据证明它已经做成。

杨士宁创办的芯盟科技，2018年成立，2024 年 7 月完成数十亿元 B 轮，媒體經常把他归入「中国 3D DRAM 创业公司」。

它的技术路线从 2022 年 CSTIC 起就是 HITOC 混合键合加 VACT 垂直沟道 4F² 阵列晶体管，卖点是不需 EUV 也不需 SAQP；公开进度是 Wafer-on-Wafer 单层产品已导入市场，Die-on-Wafer 与多层 WOW 仍在研发，晶圆找武汉新芯代工。

按本文第二节的框架，芯盟的「3D DRAM」是方向三加方向四，即 4F² 阵列晶圆键合在逻辑晶圆上，再往上叠就是晶圆堆栈，不是方向五的单片多层单元堆栈。

它没有「几十层」这个指标可谈，问它多少层等于问它叠了几片晶圆。这条路在思路上是长江存储 Xtacking 的延伸，也就是把阵列和周边拆开做、再键合，在 NAND 上已经证明可行，在 DRAM 上由于周边能移走的比例小，CBA 增益有限，文前的的计算给的是 1.2 倍。

长鑫在 IEDM 2025 发表的 12 吋 DRAM 与 CMOS 晶圆级键合验证走的是同一个方向，三星的 4F² VCT 样品和海力士的 4F² VG 平台也都配了晶圆键合，这不是任何一家的独门技术，而是全球存储厂商的共同方向。

芯盟的价值在近存计算，用 W2W 把 DRAM 直接压在算力芯片上拿频宽，这是真实需求，也是它能拿到融资和客户的原因，但它不是 DRAM 主线的终极 3D 方向。

更根本的限制是它没有晶圆厂，单片 3D DRAM 的核心是磊晶、一次打穿蚀刻和侧向电容，全部是前段工艺，一家没有 fab 的设计公司在结构上无法做这件事，只能依赖 DRAM 层供应商的 2D 节点。

中国在这些前沿方向上的研发是紧跟全球路线，不是独创。把各方公开的样品与论文按五个方向并排：

这张表说明两件事。第一，每一个方向都有顶级企业在做，没有一个方向是某一家独占的，也没有一个方向已经被证明是终局；美光在方向四和五的公开证据反而是四家里最少的。

第二，长鑫与中国机构在每个方向上都有可查证的公开成果，但在时间上落后三星一到两年，在层数和器件完整度上落后更多；它的独特性不在技术方向，而在被迫用DUV 和非 Lam 设备把这些方向做出来的工程约束。

美光与长鑫在同一个月做出3D跟4F² 的相反选择，不是因为一方看错了技术，而是因为各家面对的约束不同，美光的绑定约束是电容间距和它自己的6F² 成熟良率，三星和海力士的考量是 0b 节点的 EUV 成本与平面晶体管的器件极限，长鑫的绑定约束是光刻与蚀刻设备。

4F² 对第一类是零增益加一套新流程，对三星海力士省 EUV 层数加一个能继续微缩的晶体管，对长鑫是绕过 EUV 和 Lam 的唯一通道。

四家的终点都是单片 3D DRAM，争的只是过渡期怎么走。

真正值得追踪的是三个指标：

第一. 三星4F² VCT 在 0a 节点的良率曲线，它决定 4F² 这段过渡值不值得。

第二. 横躺式 3D DRAM 从 16 层到 64 层再到 128 层的时间，它决定 2D 在哪一年停、也决定美光的赌注是否成立。

第三. 长鑫 G5 试产的良率与产能，它决定囤积设备的时间窗还有多长，观察重点并非长鑫的宣传而是真正的出货，G5的真正出货Techinsighe也会第一时间拆解。

这三个数字在 2027 年底之前都会有初步答案。

在那之前，所有关于谁将胜出的判断，包括筆者文章中的未來數年的推演，都只是在既有证据上的推演。

而最终裁决它们的，不会是哪一种技术更先进，而是哪一种技术先把成本降下来。