硅太薄了，二维半导体准备接班？

学术界与产业界正在并行推进多条器件技术路线，其中不少方向，最终都会落地到CPU、GPU等主流计算芯片之上。

长期以来，芯片行业依靠在平面方向不断缩小特征尺寸，持续拉高晶体管集成密度。但这套二维微缩路径已经逼近物理极限，行业随之转向三维路线：先通过封装堆叠把多颗芯粒垂直拼在一起；现在更进一步，开始尝试在单块芯片内部，直接把晶体管上下叠放。沿着这个思路，下一步的演化方向，是在三维电路架构中引入二硫化钼这类二维半导体材料，继续压缩器件体积。

这类新型器件技术，很大程度上是为机器学习服务——AI算力需求至今仍在高速增长。相关研究同时也说明，三维硅集成、二维半导体，并不是支撑神经网络算力需求的唯一答案。

三维芯片堆叠

依靠芯粒堆叠提升单位面积晶体管数量，既是当下的产业化主线，也是硅基芯片中长期的演进方向。现阶段厂商的核心攻坚目标，是提升芯粒之间垂直互连的密度，但三维堆叠方案依然存在大量待解决的工程难题。

背面供电（Backside Power Delivery）是其中影响深远的架构变革。按照规划，自2024年末起，部分新工艺会将供电互连埋置在硅片底层，数据互连则保留在晶圆上方。供电通路的位置改动会引发一连串连锁影响，各家企业仍在评估、消化这套架构带来的全部后果。英特尔已披露背面供电对三维器件带来的影响；比利时微电子研究中心imec，则讨论该技术对系统技术协同优化（STCO） 设计范式的冲击。

STCO的核心思想是：未来处理器将按照功能拆分为独立芯粒，每一颗芯粒匹配最适合自身功能的工艺，再借助三维堆叠、先进封装技术，重新集成为一套完整系统。与此同时，台积电持续攻关三维堆叠一个长期棘手的工程难题：多芯粒叠合之后的散热管控。

互补场效应晶体管（CFET）与三维单片电路

当前先进工艺已经进入纳米片（全环绕栅极，GAA）晶体管时代，产业界已经把下一代器件的研发重心投向单片集成互补场效应晶体管CFET。正如英特尔研究人员此前阐释的，CFET在同一套制造流程里，把CMOS逻辑必不可少的NMOS、PMOS两种晶体管垂直堆叠在一起。

台积电公布的CFET研发进展显示，其团队改善了器件良率（300mm晶圆上合格器件占比），并且把整套CFET器件的尺寸缩小到更具备落地潜力的水平。英特尔方面，则展示了采用单颗CFET实现的反相器。相比传统CMOS反相器，这类电路理论上可以缩减一半面积。英特尔同时披露一种新工艺方案，能够让CFET内部的NMOS和PMOS结构，搭载数量互不相同的纳米片。

二维晶体管

纳米片晶体管以及后续CFET的持续微缩，会不断减薄作为沟道的硅纳米带。当硅薄层薄到极限，内部硅原子数量将不足以维持器件正常工作。二维半导体由此进入视野：这类材料仅为单原子层厚度，依然具备半导体导电特性。

但二维材料替代硅，长期受制于三大瓶颈：高质量无缺陷二维薄膜的制备与转移难度极高；半导体材料和金属电极之间接触电阻偏大；CMOS电路需要材料同时高效传输电子与空穴，而单一二维半导体很难同时满足两项要求。多项前沿研究，分别针对这几个核心痛点给出解决方案。

台积电介绍了一种双层二维半导体纳米带堆叠方案，构造出二维材料版本的纳米片晶体管。该器件性能达到同类二维器件中的新高，核心突破是采用环绕式接触结构，大幅压低接触电阻。台积电及其合作团队还提出了二维CMOS的实现路径：分别在不同晶圆上外延生长二硫化钼、二硒化钨，再将两种材料切割转移，分别制作成NMOS和PMOS器件。

面向机器学习的存储与存算方案

AI系统一大核心瓶颈，是数据搬运开销。权重、激活值是神经网络里两类关键数据：权重决定神经元之间连接的强弱，激活值是神经元向下一层传递的计算信息。高端GPU与AI加速器的优化思路，都是尽可能把数据放置在离计算单元更近的位置。存内计算、存储层与逻辑层垂直堆叠，就是学界重点探索的两类方向。

其中一条路线是面向Transformer大模型的模拟AI计算：将权重编码为阻变存储器（RRAM）的电导值，RRAM直接作为模拟电路的组成单元，就地完成AI最核心的乘累加运算。计算依靠电流叠加实现，理论上可以显著降低功耗。IBM研究员Geoff Burr提出了适配Transformer架构的模拟AI设计方案。

另一项值得关注的成果来自清华大学与北京大学联合团队。该方案是三层异构堆叠结构：硅CMOS逻辑层、碳纳米管晶体管搭配RRAM的功能层，以及另一组采用不同材料的RRAM存储层。团队表示，该架构缓解了多数存内计算方案普遍存在的数据传输瓶颈。在标准图像识别测试中，它能够逼近GPU的识别精度，推理速度提升接近50倍，能耗仅为后者的1/40。

这项工作最特殊的地方，是碳纳米管晶体管与RRAM的三维单片集成。美国DARPA曾投入资金，扶持SkyWater晶圆厂把碳纳米管工艺推向商业化。2019年，依托这套工艺，该团队研制出全球第一款16位可编程碳纳米管处理器。