英伟达Vera服务器芯片主打高单核性能。其Olympus核心配备大规模乱序执行结构,依靠高每时钟周期吞吐量,在一款大核数服务器芯片上实现该目标。不过,核心设计只是整个系统的一环。核心外的内存访问会严重影响核心性能,而更多核心会让互联设计变得更加复杂。为Vera的Olympus核心供给数据的任务,由英伟达第二代可扩展一致性架构(Scalable Coherency Fabric,简称SCF)承担。
SCF的作用类似Arm或英特尔的mesh互联,是覆盖整个芯片的大型网络,用来连接核心、缓存与片外IO。和英伟达Grace芯片采用的第一代SCF一样,Vera的SCF大概率采用mesh拓扑。
英伟达白皮书里的SCF组件示意图
SCF由多种节点类型构成。一致性交换节点(CSN)承载核心与缓存,作用有点类似英特尔mesh的节点单元。但和英特尔mesh节点单元不同,英伟达的每个CSN搭载一对核心。这种设计有助于控制节点总数,该方案也被相关研究采用。Ampere芯片使用Arm的CMN-600,每个完全一致性请求节点(RN-F)搭载一套Arm DynamIQ共享单元(DSU),DSU内部包含一对Neoverse N1核心。
内存交换节点(MSN)充当SCF与Vera的LPDDR5X内存控制器之间的桥梁。Vera配备1024位LPDDR5X-9600接口,因此MSN最高可提供1.228 TB/s带宽。桥接交换节点(BSN)承载PCIe控制器与跨插槽链路。Vera拥有88条PCIe通道,可为外设提供合计665.5 GB/s带宽。NVLink C2C作为跨插槽链路,理论带宽可达1.8 TB/s。
Grace凭借LPDDR5X内存技术在服务器领域开辟了新路,但相比竞品,其DRAM性能存在短板。Grace的内存延迟较高,超过200纳秒。Grace内存带宽的绝对值尚可,但对比同期基于DDR5的服务器芯片,带宽略有不足。Vera彻底扭转了这一局面。超大的1024位LPDDR5X接口,让这款英伟达服务器芯片拥有超越竞品的带宽。延迟问题得到优化,现已和DDR5方案处于同一水平。Vera还采用SOCAMM2模组,内存组件支持现场维护,未来还有升级空间。与之对比,Grace使用焊接式内存,一旦内存芯片发生故障,维修难度很高。
在带宽负载不断升高时,Vera可以很好地控制延迟。即便其他线程把芯片内存带宽压到极限,指针追踪线程观测到的延迟也不会超过200纳秒。其他服务器平台则呈现明显的 “曲棍球棒” 曲线:当带宽负载逼近内存控制器上限,延迟会急剧飙升。
基于英特尔Xeon 6单裸片测试结果乘以3外推,估算全芯片带宽
英伟达这套高带宽 + 高负载下低延迟的组合,使其相比其他服务器平台能更好抑制噪声邻居效应。换个角度理解:即便Vera核心数量更少,在受DRAM带宽限制的负载场景下,性能扩展能力依然强于其他芯片。
即便配备超大LPDDR5X子系统,也无法处理程序所有内存访问请求。因此和其他高性能CPU一样,Vera依靠大容量缓存来克服内存墙问题。Vera的缓存策略和其他大型mesh架构设计思路相近。164MB L3缓存由所有核心共享,与核心私有L2缓存为非包含关系。如果L2缓存之间不存在数据重复,这套设计最高可提供340MB的有效末级缓存容量。对于多个核心频繁访问的地址,L3只在共享地址保存一份数据,以此节省缓存空间。Vera的L3读取带宽约3.35 TB/s,单核平均33.1 GB/s。无其他核心争抢资源时,单核最高可达88.5 GB/s;33.1 GB/s意味着多核场景带宽会明显下降。但从绝对值看,这个带宽水平仍然够用,而且2MB的L2缓存能够降低对L3带宽的需求。

英伟达缓存策略示意图
英伟达的缓存策略和AMD形成对比:AMD侧重整片芯片的缓存容量,同时提供极高的L3带宽。以AMD Genoa-X为例,单核L3带宽可达90 GB/s,裸片所有核心满载时也仅下降至85 GB/s。Genoa-X(以及AMD其他服务器芯片)采用8核集群划分,每个L3实例只需为8个核心提供高带宽。Genoa-X合计1248MB的L2+L3缓存容量,对于主要处理线程私有数据的多线程应用,或是并行运行大量不同任务时具备优势。但如果负载需要在线程间大量共享数据,缓存容量的利用效率会变低,因为共享数据会在多个L3实例中重复存放。另外,Genoa-X单个线程只能使用所属96MB L3实例;理论上Vera允许单个线程使用全部164MB L3缓存。
NVLink C2C是插槽间的点对点链路,支持Vera组建双插槽系统。双插槽Vera系统包含两个NUMA节点,每个节点对应一个插槽及其直连内存。跨节点内存访问的加载到使用延迟为309.27纳秒,比本地内存访问高出177.41纳秒。有趣的是,想要达到309.27纳秒这个数值,需要让链路产生数十GB/s的带宽流量。单独运行指针追踪测试测得延迟超过370纳秒,说明NVLink C2C只有在带宽需求充足、请求开始堆积时,才会切换到更高性能状态。

作为跨插槽链路,NVLink C2C带宽非常高。读操作带宽略高于587 GB/s;双向传输数据的读 - 改 - 写模式最高可达780 GB/s。据我所知,Vera的跨插槽带宽不仅高于所有其他双插槽方案,甚至超过大多数服务器直连内存的带宽。但NVLink C2C在延迟方面存在短板。对比来看,AMD Genoa-X跨插槽内存访问的加载到使用延迟为222.7纳秒。Vera对NVLink C2C延迟的控制能力,也不如它对本地DRAM访问的控制。带宽压力升高时延迟会出现尖峰;有意思的是,在读 - 改 - 写模式跑满780 GB/s跨插槽带宽时,延迟会达到780纳秒。
互联架构需要维护内存一致性视图:即便写入数据只存放在某个核心的私有缓存中,也要让该核心的写入操作对全局可见。“核心间延迟” 测试通过原子操作在两个线程之间来回传递数值,在同一插槽内的核心对上测得平均延迟148.5纳秒。根据被测核心对、以及缓存行归属单元不同,延迟范围在87.5纳秒到199.3纳秒之间。同一核心的SMT线程之间延迟低于10纳秒,说明核心可在自身SMT线程间维护一致性,无需调用速度更慢的跨核心互联。

单插槽内核心间延迟,核心编号已按Windows规则重新映射。芯片原生编号顺序为:插槽0第一个逻辑线程、插槽1第一个逻辑线程、插槽0第二个逻辑线程、插槽1第二个逻辑线程
不同插槽核心之间的延迟约660纳秒,这个数值偏高。我记得Anandtech在双插槽Ampere Altra系统上测出过相近结果,但600纳秒以上的延迟并不常见。

全系统核心间延迟,核心编号同样按Windows规则重新映射
AMD Genoa-X(EPYC 9V33X)跨插槽核心间延迟表现要好得多,约209纳秒。亚马逊Graviton 4性能更优,其跨插槽延迟和一些老款、少核心架构持平。

Vera的单插槽内延迟表现稳定,这也是英伟达白皮书提到的优势。但该延迟绝对值整体偏高,比英伟达旧款Grace芯片差;平均水平也不及亚马逊Graviton 4和AMD Genoa-X。
SPEC CPU吞吐套件可以通过并发运行多组负载来衡量吞吐性能。当每个硬件线程运行一份任务拷贝时,单节点对比下Vera轻松胜过Graviton 5。不出意外,Vera也优于一款核数更少、配置特殊的Zen 5芯片。

SPEC CPU2026测试对比图
但在插槽级别对比,Vera落后于Graviton 5。该对比并不完全公平:Graviton 5无法把整个插槽暴露为单个NUMA节点,不过这组结果体现出核数与单核性能之间的取舍。面向密度优化、单核性能偏弱的设计,只要有足够任务把所有核心跑满,通常可以实现更高吞吐。SMT有助于缩小差距,但Vera依然很难对抗核心数量超过自身两倍的芯片。

不过在高内存带宽需求的负载下,插槽对插槽对比,Vera相比Graviton 5仍保有优势。749.fotonik3d就算在Ryzen 7 9800X3D上单实例运行,DRAM带宽压力也极大。

基于AMD uProf采集Ryzen 7 9800X3D数据,在单实例SPEC CPU2026负载下监测统一内存控制器UMC
文章没有采集Vera与Graviton 5全插槽运行时的性能监测数据,但可以合理推断,749.fotonik3d对这两款芯片都属于DRAM带宽受限负载。多实例并发时,每个实例平均可用缓存容量下降,带宽需求叠加。尽管Vera核心数量远少于Graviton 5,在749.fotonik3d项目中性能仍领先近20%。该优势同样体现在SPEC CPU2026多个浮点测试项。反过来,在缓存友好型负载中,Graviton 5拥有压倒性优势。
Vera是当前服务器市场实力强劲的选手,依托超大内存带宽,具备极为出色的单核性能。相比英伟达旧款Grace芯片,它的产品竞争力强很多;Grace的短板在于L2缓存仅1MB,L2缓存缺失延迟很高。对比Arm阵营以及AMD、英特尔的其他服务器芯片,Vera牺牲核心数量换取更强单核性能。在单任务需要快速完成、负载无法占满全部核心的场景,Vera很难被对手超越。
对整个Arm服务器生态而言,Vera的问世丰富了产品多样性。Arm最初打入服务器市场时,芯片只靠密度竞争。Neoverse N1这类核心无法正面硬刚AMD与英特尔,所以Ampere Altra这类芯片依靠更多核心争夺市场。如今AmpereOne等产品依旧在密度赛道竞争,但基于Arm Neoverse V系列核心的芯片,拓宽了Arm服务器的能力边界。Vera进一步把边界推向更高单核、单线程性能方向。服务器领域更多元的产品与更充分的竞争永远是好事,Vera展现出的实力,也预示着后续还会有更多新品登场。
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