放弃芯粒路线？英伟达Vera团队细谈CPU取舍

英伟达Vera CPU标志着计算架构迎来重新定义：从传统任务隔离范式，转向协同调度的智能体智能生态。CPU的角色由此改变，不再是通用多任务处理器，而是转型为专用 “调度指挥” 芯片，专门负责处理AI智能体复杂、多步骤的推理循环。

近期，有媒体采访了英伟达Vera团队，深入探讨在快速增长的智能体AI产业中，CPU正在涌现的全新定位。本文将讨论单线程性能的回归、由CPU管控的AI沙盒所具备的惊人规模，以及CPU与GPU配比的演变。

英伟达Vera正处于变革中心

多年来，云基础设施优先追求核心数量，牺牲单核性能；而智能体AI正在扭转这一趋势，英伟达Vera正是这场范式转变的产物。

问：能否简要介绍Vera CPU是什么？ 

答：21世纪10年代初，数据中心设计重点是提升单个处理器核心性能，而非单纯堆砌核心数量。当时英特尔等市场龙头采用的架构（例如Haswell世代），核心数量更少，但主频更高。

这一阶段属于CPU设计坐标系的左上象限，特点是单线程性能高，但整体吞吐量偏低。 “那个阶段英特尔在数据中心市场份额处于领先…… 单核性能很强，但吞吐量不高，因为核心数量不多。”

随着大型云厂商崛起，行业转向规模经济。市场需求变成在单台服务器内尽可能塞入更多核心，最大化单台服务器收益。为实现这种高密度并控制成本，x86厂商从单片设计转向多芯粒方案。但核心数量大幅扩张，直接牺牲了单核优化与每周期指令数（IPC）。

这一阶段对应坐标系右下象限：吞吐量巨大，但单线程性能弱。“那段时期CPU设计的短板就是单线程性能和IPC。因为采用芯粒方案之后，芯片上没有足够空间去优化单核性能。”

智能体AI兴起，让CPU重回硬件设计的核心位置。AI智能体在GPU与CPU之间持续高速循环运行。GPU是AI算力集群中最昂贵、价值最高的资产，因此CPU必须瞬时完成串行任务，避免GPU闲置。这种新范式，要求速度、内存访问能力与极低延迟实现前所未有的组合。

“智能体需要在CPU上完成所有串行工作，然后回到GPU执行下一步推理。GPU是AI工厂里价值最高的资产，所以必须保持这些昂贵硬件的高利用率。”

英伟达Vera CPU打破云时代的传统取舍困境，解决智能体场景瓶颈，落脚在难以实现的坐标系右上象限：高单线程性能 + 高吞吐量。它依靠三项设计达成目标：单核高频、定制LPDDR5X内存子系统提供超大带宽、搭载英伟达第二代可扩展一致性互联架构的单片完整计算裸片，消除延迟。

“它采用单片完整计算裸片，所有核心都在同一块硅片上。片内所有核心互相通信，无需跨越IO边界，也就不会产生相应延迟。这就是Vera的基础设计思路，也是我们认为它差异化的地方，它开辟了全新品类。回到刚才说的四象限，它既不是云时代之前的CPU，也不是云时代CPU，属于右上象限，同时拥有高单线程性能与高吞吐量。”

一句话总结：Vera是英伟达首款面向智能体AI量身打造的CPU，用于解决当代AI场景特有的瓶颈。云时代追求吞吐量，采用高密度、单核性能偏弱的芯粒核心；而智能体AI要求GPU与CPU之间高速循环。为保持昂贵GPU高利用率，智能体需要高单线程性能、高内存带宽、低延迟。Vera依靠单片计算裸片、定制LPDDR5X内存子系统以及第二代可扩展一致性互联实现目标，属于同时兼顾高单线程性能与高吞吐量的全新品类。

CPU功能解耦、Olympus核心，以及空间多线程带来的性能损耗

问：SK海力士推出HTPU，在SSD内部集成约100个小型处理器，处理重复性底层任务，让主处理器专注高层任务。英伟达是否有意跟进类似的CPU功能解耦思路？ 

答：AI基础设施正在从统一一体化服务器节点，转向高度专用的异构硬件架构。一个典型例子就是现代AI推理负载：数据预填充、token串行生成解码这两个不同处理阶段，已经拆分到完全独立的硬件集群运行，以此优化效率。

“整体来看AI基础设施领域正在大量做功能解耦。拿推理举例，预填充和解码部署在两套独立基础设施，这已经是异构基础设施的主流趋势。”

英伟达早期CPU战略（Grace处理器），目标是打造顶级 “主机节点”—— 专门为服务器机架内GPU集群输送数据的处理器。但智能体工作流与强化学习带来独特需求，促使战略转向。英伟达发现，存在一类场景需要纯CPU机架，专门运行智能体工具调用和强化学习任务。

“Grace时代，我们把CPU作为主机节点，在机架内采用1比8或者1比4配比，目标打造最好的主机节点。后来我们发现，很多场景下需要大量独立CPU，整机架全部部署CPU。用来承载大量智能体工具调用、强化学习任务。”

这次战略转向，让Vera不再仅仅是Vera-Rubin堆叠方案里的集成组件。Vera将作为独立CPU产品商业化，甚至可以部署全Vera处理器机架，专门处理海量智能体工具调用与推理循环。

“这次转型本身就带有解耦思路。Vera不再只是Vera-Rubin堆叠组合里的一部分，独立Vera CPU具备重要价值。 回答你的问题：Vera这次战略调整本身，就是朝着这个方向迈出的一步。但对于你提到SK海力士这个特定方案，我们没有类似计划。”

一句话总结：英伟达不便评论SK海力士的具体方案，但AI基础设施的大趋势是走向功能解耦。Vera战略转型本身就是该方向的一步。英伟达看到市场需要大量独立CPU机架承载智能体工具调用与强化学习，而不是仅仅把CPU作为一体化堆叠方案里的主机节点。

GPU受限后，英伟达转向CPU业务，已有多家客户表达兴趣

问：英伟达称Vera的IPC相比Grace提升约50%，而且拥有高达10路的译码宽度。请问一旦发生分支预测失败，延迟表现如何？相比Grace，Vera需要多少周期完成恢复？能否简单介绍？ 

答：Vera CPU算力大幅提升，整体性能是前代Grace的1.5倍。在智能体负载（大量Python脚本、代码编译这类串行任务）场景，对比行业领先x86处理器，性能最高可达2倍，几何平均性能领先1.6倍。

“相比Grace，性能提升1.5倍；对比主流x86芯片，在智能体负载场景下性能达到2倍。”

英伟达没有采用传统的同步多线程，而是在CPU内原生实现一项名为空间多线程（Spatial Multithreading）的自研技术。这项专有技术可以硬性划分专用 “工作线程” 和 “I/O线程”。这种划分保证：即使在数据中心高负载下，核心也不会挪用主处理线程的周期去处理后台任务，造成主线程资源匮乏。

“英伟达自研空间多线程，可以把一条线程设为工作线程，另一条作为I/O线程，实现更优资源分配。 很多竞品架构在高负载下，会挪用工作线程的算力来处理I/O或其他核心任务。我们的空间多线程能够维持资源平衡。”

针对行业担心这种复杂线程调度会引入架构延迟、带来性能损耗的问题，独立测试证明不存在性能损失。第三方硬件网站Phoronix近期深度评测证实，英伟达这项空间多线程技术还带来明显效率提升。

“Phoronix一周前发布了相关测试，证实Vera上这套空间多线程带来约20% 性能提升。它非但没有性能损耗，反而获得收益。”

一句话总结：Vera整体性能为Grace的1.5倍；在Python脚本、LLVM编译这类智能体负载场景，性能达到主流x86竞品的2倍。英伟达自研空间多线程不会产生性能损耗，它划分工作线程与I/O线程，高负载下维持资源平衡。第三方Phoronix评测显示该多线程技术带来约20% 性能提升。

英伟达对于CPU/GPU配比最终走向的看法

问：Meta推出Muse智能体时，有消息提到AI环境下CPU与GPU配比未来可能达到80:1。这个比例是否现实？对Vera的需求会带来什么影响？ 

答：英伟达没有官方认可或预测80:1这个比例。但智能体工具调用的总量极其庞大，部分沙盒服务商可为单一客户部署多达40万个AI沙盒。基础设施配比正在大幅向CPU倾斜，支撑未来可能达到万亿级规模运行的沙盒，这也是英伟达推动独立Vera CPU机架的原因。

“坦白说，大家经常问到这个配比问题，但我们官方没有给出任何预测数值。 你可以理解为什么我们不会对外公布这类数字，一旦公布就会释放业务方向信号。 CPU团队内部也没有确定的目标数值。但我们确认这个比例正在变化，并且向CPU一侧倾斜。这就是我们大力推广Vera的原因 ——Vera就是面向智能体场景的CPU。如果你部署独立CPU机架运行智能体或强化学习，希望你会考虑Vera。”

Vera为什么选用单片裸片，而非竞品采用的芯粒架构？

问：英伟达为什么为Vera选择单片裸片，而不是竞争对手使用的芯粒架构？

答：传统x86厂商需要一套架构同时面向消费PC客户端和高端数据中心，架构设计复杂、通用性强。而英伟达进入独立CPU赛道，不受旧产品线约束。这个独特优势，让英伟达可以完全围绕单一目标设计Vera：面向超高性能AI数据中心。

“Vera是我们首款不受过往产品线约束的CPU。AMD、英特尔一套架构既要服务数据中心，还要面向消费客户端，要覆盖多个细分市场。而我们可以专门针对数据中心市场做设计。”

为满足AI智能体与数据分析高强度内存读取循环需求，英伟达刻意放弃竞品流行的多芯粒方案，选用单片完整裸片。所有核心集成在同一块连续硅片上，彻底消除数据跨不同芯粒边界通信带来的性能损耗。“单片裸片的优势在于，芯片左上角的核心和右下角的核心通信，不需要跨越IO边界，不会产生性能开销。这对我们至关重要，无论是智能体AI，还是通用数据处理与数据分析，都能最大化数据传输效率。”

这种单片设计带来协同计算层面巨大性能优势。Vera CPU的对分带宽达到前所未有的3.4TB/s，核心之间协作、共享上下文信息的速度，达到主流x86芯片的3倍。“我们实现3.4TB/s的对分带宽，是领先x86芯片的3倍。当核心之间需要协同处理共享上下文时，交互速度是x86芯片的三倍。”

虽然单片方案是达成Vera性能指标的必要选择，但英伟达对未来芯粒技术持务实中立态度。如果未来市场需求变化，英伟达也会转向芯粒设计，优先工程实用性，不会固守单一设计理念。“我们会根据市场目标，灵活选择设计方案。我们不会固守某一种架构路线，哪种方案更适合目标需求就采用哪种。”

一句话总结：英伟达不受客户端PC、老产品线约束，可以专为数据中心、智能体AI设计芯片。单片裸片让片内核心通信无需跨越IO边界，最大化数据传输，实现3.4TB/s对分带宽，是主流x86芯片的3倍。但英伟达不排斥芯粒架构，如果未来市场需要，会考虑采用。