ASML，盯上混合键合

据Semianalysis报道，ASML正在研发混合键合工具。ASML尚未正式宣布任何消息，但其专利申请、新闻报道以及自身路线图均暗示了这一点。semianalysis认为，ASML将首先推出芯片到晶圆（D2W）混合键合（HB）设备。虽然这种设备比晶圆到晶圆的键合技术更难制造，但ASML有望在此领域获得优势。我们认为此举是ASML垂直整合战略的自然延伸，并有助于加强其与客户的联系。

本文将从专利申请开始，全面剖析该工具的设计。其独特之处在于它采用轨道式运行。这改变了工具和模具的运动方式：每个模具都依靠其自身的夹具经过各个加工工位，工具在每个工位上更靠近模具进行加工。轨道上的独立穿梭装置也提高了工位利用率，减少了重复工具的使用，并实现了异构集成。

我们相信，ASML在混合键合技术的对准精度和颗粒控制方面具有优势。这两个因素直接决定了键合良率。此外，ASML在光刻技术中也拥有解决类似问题的专业经验。

尽管具有诸多优势，ASML仍需解决前馈计量、芯片与晶圆接触、非键合工具的改造（使其能够在轨道上加工芯片）以及保持整个回路清洁等方面的挑战。

我们预计，目前已实现量产的D2W高级逻辑芯片将率先采用ASML的D2W HB工具。这对Besi来说是个坏消息。目前，Besi的HB业务主要集中在台积电和英特尔，而逻辑芯片占据了Besi业务的大部分份额。ASML与这两家公司已合作超过20年，并在今年9月宣布了一项联合光掩模计划。我们预计，在后端工艺领域，ASML也会采取类似的行动。Besi的HBM前景也正在恶化。韩国竞争对手正在迎头赶上，而且我们预计HBM的普及应用将推迟到2029年或更晚。

ASML正在研发混合键合机

我们在2024年对混合键合技术进行了深入研究，至今仍认为它是自EUV光刻技术以来半导体制造领域最具变革性的创新。晶圆间（W2W）混合键合（HB）技术已在图像传感器和3D NAND闪存中实现量产，DRAM制造商也将紧随其后。芯片间（D2W）混合键合技术的发展较为缓慢，因为业界仍然缺乏能够兼顾令人满意的对准精度和吞吐量的成熟工具（我们的测试表明，目前应用领域的上限仅为每小时一片晶圆），这导致单芯片成本居高不下。

目前，D2W技术仅在逻辑芯片领域实现量产：AMD自2022年起已开始出货混合键合的V-Cache，台积电目前的SoIC键合间距约为6微米，并计划在2029年左右达到4.5微米。市场曾预期HBM将从2028年起成为D2W量产的主要驱动力。然而，我们的观点不同：我们认为HBM即便最终采用D2W混合键合技术，也至少要等到2029年。

Besi 一直引领着 D2W 技术的发展，并且是唯一一家拥有量产设备的供应商。其他厂商仍在努力完成首台设备的认证。但我们相信这种情况很快就会改变，因为 ASML 正在研发一款 D2W 混合键合设备。管理层尚未发布任何消息。但该公司在 2022 年 12 月至 2024 年 11 月期间提交了 27 项键合专利族申请，其中大部分与 D2W 相关，而实际数量可能更高，因为 2024 年 11 月之后提交的申请尚未公开。《电子报》3 月份也曾报道，ASML 已与 Prodrive Technologies 和 VDL ETG 合作，开始进行混合键合机的架构设计。

在专利申请文件（WO2025201788A1 ）中，ASML 展示了其键合流程。值得注意的是，该系统与传统的 D2W 键合机（其工作原理参见《先进封装》第五部分）截然不同。ASML 并非使用键合头从切割好的晶圆上拾取每个芯片并进行放置，而是将单个芯片放置在独立的托架上，沿着轨道移动（图 1）。每个芯片在到达键合工位之前，都要经过检测、清洗、等离子活化和计量（形貌、水平和对准）等工序。在键合工位，卡盘会将底部晶圆提升至芯片位置。以下章节将详细介绍该设计。

图 1：ASML 的基于轨道的 D2W 键合器

ASML 也可能正在研发 W2W 混合键合设备。根据仁荷大学的一项专利分析，ASML 很可能正在其 TWINSCAN 平台上研发 W2W 混合键合设备，并充分利用其晶圆套刻精度优势。本文重点关注 D2W 设备，因为这种设备制造难度更高，也是 ASML 可能获得真正竞争优势的领域。

作为其垂直整合计划的一部分

我们认为这是ASML持续推进垂直整合并加强客户关系的举措。ASML分别于2013年、2016年和2020年收购了Cymer（用于光源）、HMI（用于电子束检测）和Berliner Glas（用于光学模块）。其首款后端产品XT:260 i-line封装扫描仪于2025年第三季度出货。最近，ASML宣布与台积电、英特尔晶圆代工和三星合作，推动行业从6英寸光掩模向12英寸光掩模过渡，用于高数值孔径EUV光刻。

制造键合机是顺理成章的下一步。事实上，ASML 自身的产品路线图已经将键合工艺纳入了前端流程。在其 2024 年投资者日上，ASML 列出了用于 NAND、DRAM 和逻辑芯片的 W2W 和 D2W 混合键合技术（图 2）。2024年 7 月提交的文件展示了键合机和扫描器如何通过共享芯片位置数据协同工作。目前，在键合晶圆上进行光刻的扫描器必须先对每个芯片进行预对准和粗对准，然后才能进行曝光。在 ASML 的设计中，键合机已经知道每个芯片的位置，并将该映射（文件中称为“坐标系”）发送给扫描器，扫描器只需检查几个标记即可进行曝光。客户可以获得更快的键合晶圆光刻速度，而 ASML 则可以将键合机和扫描器作为一套设备进行销售。

图 2：ASML 的前端 3D 集成图

我们预计先进逻辑芯片将率先采用这项技术。逻辑芯片领域目前已实现D2W HB技术的大规模量产，且对芯片对准精度的要求也日益严格。台积电称套刻精度始终是SoIC芯片“最大的挑战”。随着台积电的HB间距在2029年从6微米缩小到4.5微米，对芯片放置精度的要求将进一步提高。正如我们将在下文详述的，ASML在芯片对准方面实力雄厚，因此，凭借这一优势，ASML有望率先赢得逻辑芯片客户的青睐。此外，先进逻辑芯片也是最昂贵的芯片之一，因此逻辑芯片客户完全有能力承担高端工具的费用。我们预计ASML的工具定价将高于竞争对手。

接下来的三节我们将讨论：(1) 该工具的轨道系统——与市面上的产品相比，这是它最独特之处；(2) ASML 在对准、颗粒控制和运动控制方面的优势如何使其 HB 工具脱颖而出；(3) ASML 或其供应链合作伙伴在制造出可用的工具方面仍需解决的挑战。让我们深入探讨。

该工具的独特之处是什么？

该工具最有趣的地方之一是它在轨道上运行。ASML 在其专利申请中将 SuperTrak CONVEYANCE（图 3）列为示例，因此我们假设它使用该轨道，并且我们的分析基于该轨道的公开设计。

与传统贴装机最根本的区别在于芯片的放置位置。在Besi型贴装机中，芯片在其他地方预先制备，贴装头仅在最终贴装时才将其拾取。而在ASML的设计中，每个芯片从离开载体的那一刻起就放置在各自的托架上，直到贴装步骤完成。各个工艺工位围绕着轨道搭建：芯片停在工位前，工位对其进行清洁、激活或测量，然后芯片继续移动到下一个工位。

图 3：SuperTrak 输送轨道（HORIZON10 平台）

现在我们一步一步地来看一下整个流程。为了便于说明，我们参考了专利图纸，并在图 4 中标注了每个工位。夹具将芯片从托架上取下，并将其放置在空的基板支架 (206) 上，支架随后沿着轨道 (202) 运送芯片。芯片依次停靠在检测、清洗、等离子活化、形貌检测、调平、粗对准、位置调整和精对准工位 (210 至 226)。在每个工位，芯片都停留在托架上，工位执行相应的操作。需要注意的是，这里与专利中的流程相反：在专利中，是工位的传感器或探头移动到芯片的位置，而不是像现在的流程那样，芯片被送入工具中。经过这些步骤后，芯片到达键合工位 (228)。

这个键合站值得仔细研究。首先需要注意的是，最终的定位是由托架 (206) 和卡盘 (234) 完成的，而不是由轨道完成的：SuperTrak 的规格表显示，滑轨的重复精度约为 10 微米，远低于键合所需的 50 纳米定位精度。接下来，放大图 4 右侧部分，观察键合过程。卡盘将底部晶圆提升到距离芯片几十微米的位置，托架的执行器调整芯片的位置，将芯片压到晶圆上形成键合，然后托架释放芯片。空的托架随后开始下一个循环。

图 4：专利 WO2025201788A1 图 2（左）和图 6 侧视图（右）

这种设计有三大优点：

首先，独立穿梭车提高了每个工位的利用率。每个步骤所需的工位数量可以根据该步骤的周期时间来设定：例如，一个三秒的清洗步骤需要三个工位，而一个1.2秒的粘合步骤只需要一个工位，这样每个工位都能保持繁忙状态。该专利正是要求实现这一点，即“同时占用所有工艺工位”。

其次，只要设备间有足够的空间，增加产能可以通过增加工位而不是第二个刀具来实现。这样可以节省重复的刀具和预算。

最后但同样重要的是，该设计适合异构集成：一种新的芯片类型对应一种新的软件配方，因此混合芯片可以共享一条线路。

话虽如此，这条线路也存在一些挑战，例如非连接式车站以及整个环线的清洁问题。我们稍后会再讨论这些问题。

ASML如何获得竞争优势

在此之前，让我们来看看 ASML 如何将其现有优势运用到 HB 工具中。

首先，我们来回顾一下为什么对准精度和洁净度在混合键合中如此重要。正如我们之前详细阐述的，两片全厚度晶圆之间哪怕只有1微米的颗粒，也可能导致约10毫米宽的区域脱键，从而造成键合缺陷（图5）。因此，颗粒控制对于混合键合至关重要。对准精度之所以重要，原因有二：放置精度直接决定键合良率；对准时间对晶圆间（D2W）的吞吐量影响远大于晶圆间（W2W）的吞吐量，因为它会随着芯片数量的增加而累积。正是这两个难点使得混合键合几乎成为一项前端工艺。

图 5：小颗粒在混合键合中打开空隙和开放接触。

我们相信，凭借ASML在光刻技术领域数十年来解决这两个问题的经验，它能够应对这两个问题。

我们认为，ASML 可以沿用其晶圆对准传感器技术来实现对准。根据其专利申请，该键合系统在每个芯片上放置一个微型衍射光栅，并通过光栅散射的光来读取芯片的位置。其原理与 ORION 相同， ORION是自 2017 年以来每台新型 TWINSCAN 设备所采用的晶圆对准传感器。ORION 的设计初衷是读取经 CMP 和蚀刻工艺处理后发生倾斜或变形的标记（图 6），而键合芯片上的标记与相邻的铜焊盘一样，都经过相同的 CMP 和等离子体活化处理，因此也具有相同的不对称性。我们相信，该系列传感器同样适用于 D2W 键合机。

图 6：对称和倾斜的对准标记。工艺步骤会使中心位置发生偏移；ORION 的多色读数系统正是为了解决这个问题而设计的。

其传感和运动控制能力也使其在整体对准误差预算方面拥有更大的空间。其NXT:2100i单机即可实现 0.9nm 的套刻精度。ASML 已经能够测量 W2W 键合晶圆的畸变，并校正下一层光刻工艺，从而将键合后的套刻精度从 40-60nm 降低到 4nm 以下（图 7）。这些是光刻工艺的精度，而非键合工艺的精度。但这意味着 ASML 的传感器和平台误差比键合机所需的 50nm 低一个数量级以上。更高的平台精度为键合机的误差预算留出了更多空间，以应对其他因素：芯片在托架上的偏移、热漂移以及接触过程中的移动。

图 7：ASML 计量技术结合扫描仪校正，使键合后套刻精度达到 2.5-3.9nm。

Prodrive Technologies 和 VDL ETG很可能是ASML 键合机快速运动的关键组件供应商。Prodrive 为 ASML 的 EUV 磁悬浮平台生产线性电机和驱动器，也曾为韩华半导体 (Hanwha Semitech) 制造 SHB2 Nano 键合机。VDL ETG 则负责制造 ASML 的框架和模块（图 8）。

图 8：Prodrive 的直线电机（左）和 VDL ETG 的晶圆处理模块（右）

在洁净度方面，ASML EUV 系统对洁净度的要求比键合机更为严格。很少有设备制造商像 ASML 一样，在纳米尺度上与颗粒物作斗争如此之久。EUV 扫描器在真空环境下移动光罩和晶圆，并将光罩颗粒添加量控制在“符合 10nm 以下节点光刻技术量产要求”的水平。我们相信 ASML 也考虑到了键合表面：其键合设备新增了一个用于清洁基板支撑的工具和一个用于监测其平整度、颗粒负载和变形的传感器。

也就是说，键合机中的污染物与扫描机中的污染物有所不同。大多数污染物是芯片边缘的切割碎屑和落在新活化的亲水表面上的颗粒。我们期待在未来的文件中了解更多关于ASML如何处理这些键合机特有污染物的信息。