DRAM行业将迎来Fabless+代工分工时代

随着AI系统不断发展，面向客户的定制化内存需求激增。有观点预测，原本被视作系统芯片专属模式的Fabless（芯片设计）与Foundry（代工生产）生态，也将出现在DRAM市场。

成均馆大学柳昌植教授分析，相比计算芯片（CPU、GPU）的发展速度，内存性能提升相对滞后，内存墙（Memory Wall）问题持续加剧。尤其随着核心数量增加、AI模型规模暴涨，内存容量提升速度严重跟不上，行业已经遇到瓶颈。

他同时指出，传统DRAM微缩制程（尺寸缩小）已经走到极限。单元间距不断缩小，会出现破坏相邻单元数据的行锤（Row Hammer）效应；为抵御该问题，需要在DRAM芯片内增加片上纠错码（On-die ECC）等复杂电路，会带来6.25% 以上的芯片面积损耗（开销）。

柳教授强调，想要突破这类物理层面的限制，下一代DRAM即将迎来结构性转折点。他表示：“4F²DRAM的晶体管沟道不再横向布置，而是垂直堆叠，电容直接做在垂直晶体管上方。未来行业要么采用4F²DRAM，要么像NAND闪存一样，把存储单元堆叠到100层、200层，DRAM领域将会迎来一次重大转折。”

在半导体制造领域，F代表某一制程工艺下可实现的最小电路线宽，F² 则指基于该特征尺寸的存储单元面积。6F² 的DRAM存储单元为矩形结构，尺寸约为3F×2F；而4F² 结构则是2F×2F的正方形存储单元。业界公认，将DRAM存储单元从6F² 缩小至4F²，能使单晶圆的芯片产出量提升约20%。因此，三星电子、SK海力士等主流存储芯片厂商，正基于4F² 架构，研发采用垂直晶体管结构的下一代DRAM。

这款新架构计划通过混合键合技术，将存储数据的单元阵列晶圆与外围电路晶圆进行堆叠封装。业内人士表示，该技术路线的下一阶段便是三维DRAM—— 将多层4F² 存储单元阵列进行垂直堆叠。这一结构与三维NAND闪存相仿，能在相同的芯片面积内实现存储密度的大幅提升。平面半导体的制程微缩已逐渐遭遇物理极限，行业早已在NAND闪存领域采用垂直堆叠架构，如今DRAM也有望循着相同路径走向三维集成。

他还预判，晶圆对晶圆键合（Wafer-to-Wafer Bonding）工艺将会落地，将存储单元和周边电路分别在不同晶圆上制造之后再贴合，最大化芯片面积利用率。

除架构演进之外，最值得关注的产业变化是定制（Custom）DRAM市场的兴起。预测显示，独立于标准化通用（Commodity）DRAM市场之外，满足特定客户需求的定制DRAM市场将迎来全新增长。柳教授预测：“DRAM厂商除原有通用产品之外，还要额外生产定制DRAM，但并非所有企业都能承受。头部大厂会为大客户提供设计开发服务，但不会覆盖中小型客户。”

他还提到：“瞄准这一细分市场，未来将会诞生专门承接定制DRAM设计的DRAM Fabless，以及受托负责生产制造的DRAM晶圆代工新业态。”