突破晶体生长，能否破解AI芯片存储墙？

韩国研究人员开发出一项新技术，能够控制半导体单晶的起始成核位置。这项技术突破，有望帮助芯片厂商把计算单元与存储器件进行垂直堆叠，以此提升人工智能芯片性能。

韩国科学技术院（KAIST）、蔚山科学技术院（UNIST）、汉阳大学的科研团队联合企业TDS Innovation，开发出一套可精准调控二维半导体材料晶体成型的工艺，韩国科学技术与信息通信部于周四公布了该成果。相关论文于周四发表在《自然》期刊。

随着大模型不断迭代，AI芯片对算力、带宽与能效的要求持续抬升。传统依靠缩小晶体管尺寸提升芯片性能的路径，已经逐步逼近物理极限。摩尔定律放缓背景下，产业界普遍将3D堆叠、异质集成视作下一代芯片性能提升的核心方向。当下主流的堆叠方案大多基于硅基芯片键合，通过把已经完成制造的芯片晶圆上下对接实现层间集成，但键合工艺存在对齐精度、互连密度、热管理等现实瓶颈。在此背景下，仅有数个原子厚度的二维半导体材料，被视作极具潜力的备选方案，业界寄希望利用它，在现有电路之上直接叠加新的半导体层。这类架构能够提升计算密度，同时降低数据传输功耗，而功耗问题正是AI芯片愈发需要解决的核心痛点。

但想要稳定量产这类材料，一直存在很大难度。

半导体材料生长过程中，原子会先聚集形成微小晶核，再逐步扩张成为晶体。如果多个晶核各自生成、后续相互碰撞，晶体原子结构会在晶界处发生错位。这类缺陷会阻碍电子迁移，直接劣化材料电学性能。对于二维器件而言，晶界缺陷带来的负面影响会被进一步放大，少量缺陷就足以造成器件漏电、开关比下降，无法满足AI芯片大规模阵列化使用要求。

业界此前已经研发出选择性生长工艺，可以把半导体的生长限定在预设区域内。通过光刻划定生长窗口，能够让材料只在指定区域析出，规避大范围无序成核。但在划定区域内部，首个晶核究竟会在哪一处生成，基本属于随机事件，很难控制单晶的尺寸与具体位置。同一窗口内同时生成多个晶核，最终形成多晶薄膜的现象依旧频发，这也成为二维半导体从实验室走向产线的一大拦路虎。

韩国研究团队找到了对该过程实现精准管控的方法。

研究发现，生长区域四周氧化层释放的氧，能够抑制二硫化钼（一种二维半导体材料）内部晶核的形成。该抑制效应在靠近氧化边界处最强，向区域中心逐步减弱。研究团队利用这一效应，让单个晶核优先在目标区域中部生成，再向外扩张生长，全程不会与其他晶体相遇。相当于借助氧化层带来的氧浓度梯度，人为制造出一处“最优成核点”，从物理机制上抑制多处同时起晶的问题。

在400组实验图案中，该方案制备单晶二硫化钼的成功率超过99%。极高的良率表现，证明这套机制具备良好的工艺可重复性，区别于过去仅能在小范围样品实现的实验室演示。如果这套工艺可以适配商用半导体产线，将具备重大价值。厂商不再需要先生长半导体薄膜、再做光刻图形化，而是可以直接按照电路设计，在指定位置生长出高质量材料。这就省去后续刻蚀步骤，既可以减少刻蚀带来的材料损伤，也有望简化多层器件的制造流程。

该技术的长远目标，是实现器件垂直集成。

传统半导体微缩已经逼近物理极限，科研机构与芯片企业都在探索多层堆叠的实现路径。当前AI硬件普遍面临“存储墙”难题：计算单元与存储单元物理距离较远，数据来回搬运消耗大量功耗与时间，制约大模型推理与训练效率。原子级超薄二维材料，有望把计算、存储器件分层叠放，缩短数据传输距离，同时在更小面积内集成更多功能。若能够成熟落地，就可以在单颗芯片内部完成计算层与存储层的高密度垂直排布，从架构层面缓解存储墙压力。

不过也要看到，从材料工艺突破到可用AI芯片，中间仍有多重关卡。本次研究验证的是二硫化钼这一种二维材料，AI芯片需要多种功能的二维半导体，能否把这套成核控制逻辑复制到其他材料体系，还有待验证。除此之外，多层堆叠之后的层间互连、散热、晶圆级大尺寸制备，都是尚未解决的工程难题。

参与本研究的韩国科学技术院教授姜基范表示，团队计划推动该技术落地实际半导体制造流程，最终实现计算‑存储垂直集成的AI芯片。目前该成果仍处于实验室研究阶段，尚未形成商业化制造工艺。不过科研人员实现了对半导体晶体成核位置的可控调控，解决了向上堆叠芯片道路上的一项关键微观难题。在全球各国都在布局下一代后摩尔时代技术的背景下，这项材料层面的突破，也为3D AI芯片的技术路线提供了新的可行思路。