应力均匀性优化，GAA晶体管性能关键

纳米片晶体管正在革新5纳米以下CMOS芯片，但一个细微的设计难题逐渐凸显：堆叠式全环绕栅极（GAA）晶体管内部，纳米片沟道产生的机械应力分布并不均匀。

由于应力会改变硅的能带结构，并直接影响载流子迁移率，即便堆叠纳米片之间存在很小的应力失衡，也会造成器件特性偏移，仅依靠几何结构分析很难预判这类问题。

GAA晶体管应力不均匀的成因

应力不均匀指的是：在制造过程中，堆叠的纳米片沟道承受了各不相同的应变水平。这种差异会影响载流子迁移率、电流大小、阈值电压以及漏电流。借助SEMulator3D应力仿真功能，工程师可以在项目早期识别这类偏差，优化沟道厚度、鳍部宽度与侧向刻蚀工艺，以此提升器件性能。

打个比方：GAA晶体管的堆叠沟道相当于三条平行高速公路车道，设计目标是让车流均匀通行。如果某一条车道更平整或者更宽阔，车辆就会大量涌向这条车道。与之类似，如果某一片纳米片应力更高、载流子迁移率更好，它就会承担绝大部分电流，最终造成器件实际表现偏离设计预期。

想要解决该应力问题，需要一套工具能够完整复现半导体全部制造工艺流程，并提前预判三维器件结构中出现的应力缺陷。

泛林（Lam）的工程师采用集成应力建模模块的SEMulator3D工具，预测GAA堆叠纳米片内部的应力差异，并研究改善应力均匀性的方案。团队厘清了沟道厚度、鳍部宽度、侧向刻蚀三者相互作用如何诱发应力不均；研究发现，略微加厚最上层沟道，可以显著提升整体应力均匀度。

应力均匀性对GAA纳米片晶体管性能至关重要

图1：全环绕栅极场效应晶体管架构

GAA架构中，多组独立硅沟道垂直堆叠在源极与漏极之间。沟道被栅极完全包裹，栅极负责控制电子输运以及晶体管开关状态。沟道内部的应力 / 应变会改变硅能带结构，进而影响载流子迁移率、饱和电流、关态漏电流与阈值电压。

理想状态下，GAA全部沟道的应力完全一致，电学行为也完全相同。但在实际生产中，工艺带来的偏差会让各个沟道承受不一样的应力与应变。应力最高的沟道迁移率会提升，承载大部分电流。即便其他沟道管控良好，高应变、低阈值电压的纳米片沟道依然会主导关态漏电流。漏电流会造成阈值电压离散，以不可预估的方式改变晶体管实际开启特性。

因此，堆叠沟道应力均匀是核心设计目标。而仅凭经验很难找到实现路径，仿真模拟必不可少。

GAA纳米片器件的应力仿真

我们将版图信息、工艺步骤以及材料参数输入SEMulator3D，搭建GAA器件三维工艺模型。之后基于生成的三维模型，调用内置应力分析模块，测算GAA沟道内部应力水平。

沟道产生应力，根源在于硅与外延生长的源漏区之间存在晶格失配。对于pFET器件，外延生长源漏材料的晶格常数略大于硅；nFET的源漏外延材料晶格常数略小于硅。

在替换金属栅极（RMG）工艺阶段，沟道变为悬空结构，原本的应力源会发生应力释放。处于压应力状态的源漏区发生膨胀，对pFET沟道施加压应力；处于拉应力状态的源漏区发生收缩，对nFET沟道施加拉应力（见图2）。

图2：制造过程中应力向硅沟道传递

仿真模型会在每一次关键工艺变更节点完成应力求解：硅 / 硅锗外延堆叠、鳍部图形化、栅极模块、源漏外延生长、替换金属栅极模块。

沟道厚度如何影响GAA纳米片应力均匀性

我们开展实验设计（DOE），验证设计参数改动对应力均匀性带来的影响。实验变量包含各层硅沟道厚度（1‑3号沟道）以及鳍部宽度。这些参数共同决定沟道横截面积，而横截面积是应力大小的核心影响因素。

沿着沟道垂直截面提取平均纵向应力（Sigma_yy）（见图3）。仿真结果出现三处明显应力峰值，分别对应模型里的三片纳米片；pFET的应力峰值为压应力，nFET为拉应力。三处峰值大小存在明显差异，其中nFET的应力不均匀程度、波动幅度更大。

图3：实验设计控制参数，以及pFET、nFET沟道垂直切面的Sigma_yy应力分布

图4采用等高线图展示实验变量对应的应力不均匀程度（也称应力差值）。pFET的应力差值可以控制在200 MPa以内；nFET应力差值可达400‑800 MPa。应力差值对最上层沟道（3号沟道）厚度最为敏感。随着3号沟道厚度增加，整体应力差值随之下降。

如图4所示，当3号沟道厚度从4 nm提升至7 nm，代表高应力差的红色等高线转变为代表低应力差的蓝色等高线。该结果说明：想要最小化各个沟道之间的应力差异，最上层沟道（3号沟道）厚度需要略大于下层沟道。

图4：上层沟道厚度是决定应力不均匀的最主要因素

鳍部宽度与侧向刻蚀对GAA应力均匀性的影响

当鳍部侧向刻蚀比例较高时，鳍部宽度带来的影响会显著放大（图5）。鳍部宽度参考浅沟槽隔离（STI）平面位置进行测量。鳍部侧向刻蚀比例决定鳍部锥度，同时决定浅沟槽隔离平面以上的沟道宽度损失。

图5：鳍部侧向刻蚀对沟道宽度的影响

侧向刻蚀比例较低时，鳍部锥度小，沟道宽度变化不明显；侧向刻蚀比例高时，上层沟道宽度会明显小于下层沟道。鳍部宽度与侧向刻蚀的耦合作用对应力不均匀的影响见图6。

侧向刻蚀比例为0.05、0.075（较低）时，减小鳍部宽度，应力差值等高线几乎没有变化。 侧向刻蚀比例提升至0.1（鳍部锥度变大），应力差值会随鳍部宽度改变而明显变化。 举个例子：鳍部宽度25‑26 nm，3号沟道厚度4‑5 nm的窄鳍条件下，nFET应力差值高达900 MPa； 将鳍宽维持25 nm不变，把3号沟道厚度从4 nm加厚至7 nm，应力差值可降至接近500 MPa。 pFET也存在同样趋势，但效应偏弱，只有侧向刻蚀比例过高时才会凸显。

图6：不同鳍部侧向刻蚀比例下，应力差值等高线随鳍宽、3号沟道厚度变化规律

GAA纳米片应力优化核心结论

本研究体现出SEMulator3D的价值，它并不仅仅是三维工艺建模工具或者单一工艺仿真软件。 通过完整复现沉积、图形化、栅极模块整套工艺流程，并对最终三维器件开展应力求解，软件可以捕捉细微工艺选择如何影响器件性能。

隔离层厚度、侧向刻蚀工艺、每一层沟道厚度，都会带来堆叠纳米片之间机械特性的差异。 将完整半导体工艺与高保真应力仿真相结合，可以把原始几何模型转化为可落地的设计思路。工程师可以协同优化沟道厚度与鳍部宽度，实现沟道应力均匀，保障GAA器件电学性能可预测。