嵌入式无源器件，破解AI芯片供电难题

电力电子领域的多数大厂都在攻克同一个难题：研发电压调节器，以满足GPU以及其他千瓦级AI芯片所需的超大电流。但高功率必然伴随大量无源器件。这些DC-DC转换器依赖数量越来越庞大的电感与电容，对输送至处理器的电力进行转换、滤波和解耦，帮助维持电压稳定，并将电流控制在处理器的允许范围内。

然而，这些无源器件在发挥作用的同时，也会制约供电能力。它们通常占用印刷电路板（PCB）上对供电最敏感的区域，迫使DC-DC转换器远离负载。

距离增加不仅会带来更高的功率损耗，还会降低系统应对AI负载常见的大幅瞬态负载变化的响应速度。此外，电路板下方安装的电容还会挤占垂直供电方案的布设空间，而这类方案本可以同时解决上述两个问题。

Saras Micro提出的一项解决方案，是将电容和电感整合为单个模块，并集成到处理器的封装基板内部。Saras表示，通过把稳压器、无源器件与计算裸片放置得更近，该方案能够降低供电网络中的阻抗，提升效率，实现更精准的电压调节。为进一步了解其STILE技术，以及该技术在AI供电方案中的定位，本文采访了这家初创公司的产品管理高级副总裁Shaun Bowers。

问：工程师称供电是AI加速器以及其他同级别高性能芯片的 “瓶颈”，这具体指什么？

工程师所说的供电瓶颈存在于多个层面。最高层级最根本的矛盾是：支撑AI数据中心建设的电力需求快速上涨，但配套电网基础设施的建设速度跟不上。这种不平衡意味着，输送到AI数据中心的每一份电能，都必须尽可能高效利用。

下一层面的供电瓶颈存在于供电网络（PDN）本身，覆盖从电网一直到芯片的整条链路。并且越靠近芯片，该问题越突出。随着热设计功耗（TDP）提升至数千瓦级别，数据中心供电规模达到吉瓦级，供电网络中的电阻损耗以及损耗产生的热量已经不容忽视，尤其是在供电基础设施本就紧张的环境下。

想要维持业务增长并实现经济可行的运营，现在的核心目标是提升每瓦算力，降低单次运算与Token的成本。要实现这一点，就需要重新设计供电网络架构的每一个环节，最大化效率，同时减少对应的热负荷与冷却所需功耗。

问：从机柜到芯片，供电损耗会层层累积。这些损耗通常发生在哪些环节？

从机柜到芯片的损耗，产生于供电网络里多级电力转换过程，以及电能输送到芯片过程中产生的电阻损耗（I²R损耗）。当前，绝大多数数据中心服务器机柜采用54伏 / 48伏背板作为服务器的主配电系统，加速器与处理器都依托这套系统供电。

每块加速器板与处理器板上，一般会配备48V转12V电压调节模块（VRM），还有大量板载的12V负载点（POL）稳压器。这些稳压器沿芯片横向排布，将12V输入电压降压至芯片各电源轨所需电压。

随着芯片内部硅集成度提升，功率密度也达到数千瓦级别。与此同时，制造芯片采用的先进制程要求更低的工作电压（0.6~0.8伏）。

最终结果就是，供电网络从VRM向芯片输送的电流（I=P/V）急剧升高，供电网络的电阻损耗也随之呈指数级增长。

问：如今系统依靠分布在不同位置的无源器件维持供电稳定，从芯片下方的去耦电容，到VRM附近的大容量电容。为什么需要这种分层电容架构？现有方案存在哪些局限？

负载发生变化时快速校正电压的能力，是提升系统整体性能的关键。传统方案会在供电链路并联电容，作为电荷源，快速抑制电流冲击，在全目标频率区间稳定电压。

不同类型电容拥有各自的阻抗特性与最优工作频段。因此，由多种电容组成的电容网络，相比单一类型电容，更利于降低阻抗。

现在系统需要输送的电流持续增大。电流越高，所需电容容量就越大，这就需要在电路板上占用更多关键空间用于电源转换与供电。即便转换器开关频率提升、转换器体积缩小，无源器件依旧是性能瓶颈。

问：Saras的STILE技术如何嵌入供电网络？它安装在哪个位置？

STILE技术是一款集成无源模块，专门设计用于嵌入IC封装基板与系统PCB（图1）。不同于传统表面贴装陶瓷无源器件，Saras的电容在生产时就匹配待嵌入基板的厚度。器件采用3D贯通铜端结构，在温度与偏置电压下电容几乎不会衰减，额定工作温度可达125℃。

Saras的STILE集成无源模块，可直接嵌入处理器封装基板或PCB内部。

我们目前提供的方案，主要用于满足VRM的输出电容需求，稳定并提升供电网络的响应能力，应对当前高功耗处理器面临的极端瞬态工况。公司还有下一代产品正在研发，可同时提供去耦电容与电感，服务更高频场景。

问：基板嵌入式无源器件是什么？为什么它对封装级供电至关重要？

机柜到芯片的供电网络传统采用横向架构：VRM放置在PCB上表面，环绕芯片布置。但这种架构带来的电阻损耗越来越难以忽视。行业的目标，是把VRM移到PCB底面，直接放在芯片正下方，缩短供电路径的电阻。

目前PCB底面布置了大量支撑供电网络的表贴电容。想要实现行业所说的垂直供电（VPD），就需要把这些无源器件从该区域移走。将电容放置在VRM和负载之间的电路板或封装基板内部，是合理思路。Saras的目标就是提供适配垂直供电的可嵌入式无源器件方案。

问：将无源器件向负载靠近，会给AI与高性能计算（HPC）系统架构师带来哪些新设计选择？

电源与硅核心之间距离缩短，系统架构师可以消除寄生电阻与寄生电感，在芯片、封装、板级工程层面获得更多设计空间（图2）。

STILE这类基板嵌入式无源器件在供电网络（PDN）中的位置

器件更靠近负载，瞬态响应、系统效率与计算吞吐量都会得到改善。这能显著降低单次运算的能耗，提升每瓦运算量，而这正是数据中心的核心指标。

问：工程师或系统架构师在评估封装级供电方案时，需要重点关注哪些问题？

评估封装级供电方案需要多学科协同，处理复杂的电气、热学与力学问题。功率、电流密度、阻抗等电气参数固然关键，但必须和热、力学因素以及制造取舍进行权衡。

虽然供电损耗有所降低，但供电系统集成度提升，尤其是在封装内部、紧邻大功耗SoC的场景，供电链路里所有器件都会面临高温环境。受芯片工作温度限制，器件在全温域内的稳定性非常重要。

此外，芯片封装由多种材料构成，各类材料的热学、力学属性差异很大。热膨胀系数（CTE）就是其中一项，代表材料随温度变化产生伸缩的程度。AI服务器发热量大，机械可靠性与翘曲控制都十分关键。由于翘曲和温度相关，必须在完整回流焊温度曲线下评估并保证性能。

在狭小空间内实现冷却方案，是严峻的多物理场难题。因此热问题的解决十分复杂，需要从系统层面统筹设计。

问：展望未来，随着AI与高性能计算器件功耗持续走高，供电架构会如何演变？

很明显，传统供电方案已经无法满足AI系统对性能和效率的需求。随着器件功耗提升，行业对靠近负载、更高效率、更高集成度的供电网络需求会持续增长。

第一步，是从横向供电网络架构转向垂直供电网络架构。下一步，提升机柜供电电压，并在机柜到芯片之间的每一级电力转换环节提高电压，从而降低各级电流以及对应的电阻损耗。我们还预计供电网络会进一步拆分，逐步引入封装内 / 封装上、甚至片上集成稳压器（IVR），进一步提升供电网络的效率与性能。

集成稳压器（IVR）仍处于早期研发阶段，需要全新架构以及有源半导体器件技术支撑。垂直供电（VPD）设计仍会是产业生态的重要组成部分，作为低压输入型IVR的前端方案，最终融入垂直堆叠架构。