ASML推进大尺寸掩模版技术研发，破解High-NA EUV大芯片制造瓶颈

近日，全球光刻机龙头企业阿斯麦（ASML）对外披露全新技术推进计划，公司将联合头部晶圆制造客户共同开发新一代光刻解决方案，以此适配英伟达等企业新一代大型数据中心AI芯片的制造诉求，打通下一代高数值孔径EUV（High-NA EUV）在超大裸片芯片生产上的技术堵点，为2纳米及以下先进工艺的AI算力芯片落地铺平道路。

当前已经实现大规模商用的0.33NA极紫外EUV光刻机，单次曝光最大可实现约800平方毫米的芯片制造面积，这也是当前全球高端AI大芯片设计的重要物理边界，英伟达多款数据中心GPU裸片面积已经逼近该上限，芯片设计与光刻设备的物理边界矛盾持续凸显。AI大模型训练、推理业务爆发，驱动数据中心芯片向着晶体管数量更多、裸片面积更大的方向演进，算力芯片既要更精细的制程实现晶体管密度提升，又需要更大的裸片承载海量计算单元，双重诉求给下一代光刻设备提出严苛考验。

ASML正在推进的下一代High-NA EUV光刻机，将数值孔径由0.33提升至0.55，硬件层面可以实现更加精细的电路图形复刻，支撑半导体工艺持续微缩，延续摩尔定律的演进节奏。但这套设备受限于特殊的变形光学镜头设计，配套现有规格掩模版时，单次曝光视场会出现明显收缩，可制造芯片面积被大幅限制，无法直接完整曝光当前规格的大尺寸AI芯片。这就形成行业内的现实矛盾：精度更高的新一代光刻机，反而难以直接生产市场急需的超大裸片算力芯片。

如果继续沿用现有小尺寸掩模版，想要制造大芯片就必须采用曝光场拼接工艺，把多幅曝光图形拼接成一整片芯片电路。纳米尺度之下，拼接区域会带来对齐误差、信号干扰、良率下降等一系列风险，会抬高芯片设计难度，推高流片与制造成本，很难满足高性能数据中心芯片的量产要求，这也成为High-NA EUV全面落地AI大芯片制造场景的核心阻碍。

为化解这一技术难题，ASML选择联合产业链核心客户，启动大尺寸掩模版技术攻关。通过扩大掩模版物理规格，把High-NA EUV的有效曝光视场恢复至传统EUV的完整水平，无需依赖芯片内部拼接，一次性完成大尺寸芯片全部电路图形的曝光，兼顾更优制程精度与更大芯片面积两大核心需求。

按照ASML公布的明确时间规划，企业计划在2031年完成搭载更大尺寸掩模版的试验产线搭建与技术验证，完成整套设备、掩模版、配套工艺的联合调试；到2033年，推动这套基于大尺寸掩模版的High-NA EUV技术达到大规模量产条件，正式导入晶圆厂生产流程，时间节点和全球2纳米及以下先进逻辑制程的扩产节奏相互匹配。

这项技术升级并非ASML单方面可以完成，需要晶圆厂、掩模版厂商、材料供应商深度协同。大尺寸EUV掩模版本身制造难度极高，掩模基板、吸收层pellicle保护膜、检测修复设备都需要同步迭代，产业链上下游需要同步完成设备改造、工艺开发、良率验证与成本管控工作，整条技术链条的研发投入、工程难度都处于高位。

业内测算，大尺寸掩模版落地之后，High-NA EUV设备的生产效率有望得到显著提升，同时规避芯片内部拼接带来的设计约束与良率隐患，降低下一代大尺寸AI芯片的综合制造成本，让芯片设计者可以更加自由地规划超大裸片架构，不用再过度受制于光刻曝光场的物理限制。

站在产业视角来看，AI算力需求已经成为拉动先进半导体设备迭代的核心驱动力。过去行业迭代逻辑更多围绕工艺节点向下推进，而现在AI大芯片的特殊需求，正在反向重塑光刻技术的演进路线。传统EUV设备可以满足大芯片面积，但制程潜力逐步走到尽头；High-NA EUV拥有更强的微缩能力，却受限于曝光视场短板。大尺寸掩模版方案，就是用来补齐下一代光刻机的短板，打通先进工艺与大算力芯片之间的断层。

如果该技术按计划落地，未来英伟达等厂商的新一代数据中心处理器，就可以在High-NA EUV工艺下实现完整裸片制造，不再过度依赖多芯粒拼接封装来实现超大算力，给芯片架构设计带来更多可能性。

目前看，该技术距离真正商用还有数年周期，中间需要跨越试验线验证、良率爬坡、成本下降等多重关卡。2031年试验产线仅用于技术展示与工艺摸索，2033年大规模量产能力也代表技术具备落地条件，不代表会立刻全面普及，前期大概率优先供给高端AI芯片、高性能计算芯片等高附加值产品，设备与掩模版的高昂成本，也会成为下游客户需要面对的现实问题。