英特尔High‑NA EUV晶圆处理量突破100万片，超越其他厂商总和！

近日，英特尔宣布了一项足以让竞争对手感到压力的数据：从2024年安装首台商用EXE系统算起，不到两年半的时间里，其依托高数值孔径极紫外光刻（High-NA EUV）设备处理的300毫米晶圆数量，已累计突破100万片。

这个数字的意义，远不止于表面。要知道，就在2025年2月，英特尔使用High-NA EUV设备累计处理的晶圆还只有约3万片。从3万到100万，英特尔只用了不到一年半的时间。

更值得玩味的是横向对比，根据ASML在2026年4月披露的数据，当时全球所有High-NA EUV系统累计处理的晶圆超过50万片。这意味着，英特尔一家的处理量已超过行业其他所有用户的总和。

目前，全球已有4家客户完成共10台High-NA EUV装机并投入运作。在这场关于下一代光刻技术的竞赛中，英特尔正在以一种惊人的速度推进High-NA EUV技术的商业化落地，并率先实现了该技术在先进制程芯片量产中的实际应用。

从“试点”到“量产”，英特尔实现规模化落地

在此之前，行业里普遍的预期是High-NA EUV作为下一代光刻技术，还需要至少3-5年的打磨才能真正走到大规模量产的阶段。在大部分厂商的规划里，这项技术还停留在实验室验证、小批量试产的前期阶段。

但英特尔大幅加速了这一技术的落地进程：这100万片晶圆覆盖了早期设备认证、全链路研发测试，甚至已经落地到了量产环节。

目前High-NA EUV已经用于英特尔酷睿Ultra Series 3（代号Panther Lake）处理器特定层的生产，将下一代光刻技术从“未来概念”落地到消费级芯片的工艺制造环节。

据行业分析，18A工艺良率已从上一季度的65%提升至85%，仅次于台积电N2工艺90%的良率。而在Intel 18A工艺上采用High-NA EUV生产的特定层，性能已经可以对标传统0.33数值孔径EUV光刻平台的同类工艺层。

高成本换取高收益，Intel 18A的“精打细算”

面对单台高达近4亿美元的设备采购成本，几乎所有晶圆厂都在权衡一笔经济账。

台积电的选择最为谨慎，其明确表示在2029年前不计划大规模采用High‑NA EUV光刻技术，现阶段继续沿用现有的低数值孔径EUV设备。这一策略的背后是清晰的经济考量：单次High-NA EUV曝光的成本约为Low-NA EUV的2.5倍，继续使用已折旧的0.33NA设备进行多重图案化在当下具备更好的成本优势。台积电预计自2030年起才会在先进制程量产中导入High-NA技术。

三星同样采取了较为保守的路线，计划从1纳米制程节点开始引入High-NA EUV进行量产，时间点预计在2030年左右。在此之前，2纳米（SF2）及1.4纳米（SF1.4）节点将继续沿用0.33NA EUV设备。

英特尔的选择截然不同，其率先在18A节点导入High-NA EUV，并计划在14A节点进一步扩大使用规模。这种差异的背后，是英特尔对晶圆代工业务的战略押注。通过率先开展High-NA EUV的量产验证，英特尔可以积累关键生产数据，在量产条件下优化设备可用性和工艺窗口；同时，为后续节点（如14A）更广泛使用High-NA奠定基础；并且争取在2027至2028年的先进制程产能释放窗口期构建自身的竞争优势。

战略布局延伸：英特尔推进大尺寸光罩标准

除了设备采购成本，High‑NA EUV大规模普及还存在一道现实难题——光罩（掩模版）。High‑NA EUV特殊的光学结构会让单次有效曝光面积缩小，如果直接使用行业沿用多年的6英寸标准光罩，单次曝光无法完整覆盖大尺寸芯片，直接限制生产效率；但如果全面切换全新的6×12英寸大尺寸光罩，整个光罩制造、检测、配套供应链都要做出重大调整，成本极高，生态成熟还需要时间。

面对生态尚未完全就绪的现状，英特尔没有选择原地等待大光罩生态成熟，而是拿出了一套“过渡方案”——光罩拼接技术。借助拼接工艺与配套PDK工艺设计套件，客户不需要立刻更换硬件，沿用现有的6英寸标准光罩，就可以享受到High‑NA EUV带来的工艺红利，降低先进制程的落地门槛。

当然，拼接只是短期过渡方案。英特尔已经连续三年牵头推动6×12英寸大尺寸光罩行业计划，联合ASML、光罩厂商、EDA软件企业、材料供应商以及全球各大芯片制造企业，一起完善新标准、配套基础设施与相关技术，打通未来High‑NA EUV长期演进的道路。大尺寸光罩一旦成熟，将直接消除拼接带来的工艺约束，同时显著提升设备生产效率，适配未来AI大芯片越来越大的芯片裸片需求。

从过去几年High-NA EUV还停留在发布会PPT上的概念，到今天交出百万片晶圆的生产成绩单，英特尔和ASML这次联手，把先进光刻的全球竞赛推到了新的维度。