封装演变为电气设计的关键变量

AI服务器中最关键的电气通路，或许也是最短的一条。在先进AI系统中，电压稳定性不再仅仅由板级配电网络（PDN）决定。随着越来越多功能集成进先进封装内部，封装本身已经成为配电网络不可分割的一部分。

电路板依旧负责整个系统的电力分配，但处理器端的电压稳定性，越来越取决于封装内部的工作状态。寄生电感、集成密度、去耦电容与负载点之间的距离，都会影响配电网络抑制瞬态电压跌落的实际效果。

AI处理器改写配电设计规则

芯粒架构与高带宽内存（HBM）把处理器、内存与配套电路紧密排布在一起，以此提升计算密度与内存带宽。这种架构变革，也改变了电力输送至处理器的方式（图1）。

图1：先进封装架构将处理器与HBM紧密排布，在提升性能的同时，也带来全新的配电挑战（来源：村田）

AI处理器工作电源电压接近1V，同时会产生变化极快的电流。电压裕度不断缩小，即便是很小的寄生电感，也会引发瞬态电压跌落；放在前代处理器产品上，这类电压跌落原本可以忽略不计。电源到负载点之间的电气通路，由此成为一项设计约束。

电路板距离已经不够近

数十年来，行业改善电源完整性的手段，是精心布置稳压器与去耦电容，以此降低板级配电网络的阻抗。这套方法依旧十分重要，但它有一个前提：电气通路足够短，寄生电感能够得到控制。

先进AI处理器打破了这一前提。电流瞬态变化速度越来越快，工作电压持续走低，哪怕仅仅几毫米互连走线带来的电感，都会限制电荷输送到负载点的响应速度。

实际应用中，这条通路最关键的一段，就在距离最近的去耦电容和处理器之间。随着封装集成度不断提高，降低这最后一段通路的电感，远比单纯增加电容总容量更加重要。超过某个临界点之后，继续增加板载电容，已经无法改善瞬态性能；此时的制约因素是电气通路，而非电容容量。

配电体系演变为多层分级架构

AI系统不再依靠单一层级的去耦设计。如今去耦电容分布在整个配电网络之中：从稳压器、印刷电路板，延伸到封装，并且越来越多地直接布置在封装内部。每一层负责不同的频率区间，协同维持配电网络的低阻抗。

电路板与封装不再分开独立设计，二者共同构成一套完整电气系统，覆盖从稳压器到负载点的全部链路。封装布局、互连结构尺寸、去耦器件摆放、信号走线，共同定义同一条电流通路。

在封装内部嵌入去耦电容

即便是分级式配电网络，也没有任何一层去耦，能够在处理器全部工作频率范围内都维持低阻抗。板载电容在部分频段依旧有效，但受电气通路限制，难以快速供给AI处理器产生的高频瞬态电流。

把去耦层级延伸到封装内部，可让储存电荷的位置距离处理器仅50‑100微米，缩短通往负载点的电气距离。新增的这一层，拓宽了配电网络可以维持低阻抗的频率区间；当较长的板级电气通路性能不足时，由它提供瞬态电流。

目前多款先进封装技术，可以将硅电容直接集成到封装基板或者中介层，实现1.0微法 / 平方毫米乃至更高的电容密度，占用面积仅为分立器件方案的一小部分。通过把去耦电容贴近处理器，这类方案能够降低高频配电网络阻抗，更好满足AI业务带来的快速瞬态电流需求。

电源完整性的考量起点转移至封装内部

电源完整性不再只由印刷电路板布局和稳压器选型决定。封装架构、互连几何结构、去耦方案必须统筹考量，因为每一项都会影响整条电流通路的电气特性。

封装设计师、芯片架构师、电源完整性工程师越来越多地共用同一套配电网络仿真模型，评估完整电气通路，不再把电路板和封装当成两个相互独立的领域。

将封装作为配电网络的组成部分开展设计

封装不再只是把处理器连接到印刷电路板的载体，它本身已经是配电网络的一环。把处理器、封装、印刷电路板视作一套完整电气系统，正成为先进AI平台保障电源完整性的必要前提。