台积电COUPE蓝图正逐步成型

台积电光子封装整合副处长陈明发表示，COUPE将从光引擎进一步向光中介层演进，并通过 “单通道高速化、多波长扩展” 两条技术路线提升带宽，抢抓AI与HPC高速互连市场机遇。

据高盛预测，受生成式AI驱动，全球AI Token使用量将快速增长，2030年将达到120千万亿，较2026年增长24倍。要支撑这一庞大需求，高性能AI光传输至关重要。但当前行业正面临一大严峻挑战，也就是所谓的 “I/O壁垒”。陈明发称，从发展趋势看，AI算力大约每两年提升3倍，而I/O性能每两年仅提升约1.4倍，二者之间的差距正在持续拉大。如何持续提升I/O性能，已经是AI系统进一步扩容必须解决的关键问题。

想要突破I/O壁垒的限制，就需要逐步从传统铜互连转向光互连。陈明发指出，高频场景下传统铜线很难支撑长距离信号传输；光互连能够有效延长信号传输距离，进而支撑AI数据中心实现横向扩展（Scale‑out）与纵向扩展（Scale‑up）架构，满足大规模AI运算对带宽与互连能力的需求。

两种光学器件集成架构

当前将光学器件集成到系统主要存在两种架构。第一种是CPO（CPO on Substrate），也就是共封装光学，光引擎集成在基板之上；第二种是OOI（Optical on Interposer，光中介层方案），将光引擎集成到XPU上。 相较于传统铜线，CPO与OOI技术可将功耗效率提升约4‑10倍，延迟降低10‑20倍。

台积电也在积极布局光学平台，代表性技术即为COUPE。该技术采用台积电SoIC‑X键合工艺，以键合‑对‑键合（Bond‑to‑Bond）的形式把电子集成电路（EIC）与光子集成电路（PIC）集成，同时搭配台积电自研光路结构。

COUPE同时支持光栅耦合器（grating coupler，简称GC）与边缘耦合器（edge coupler，简称EC）两种耦合方式。核心器件结构方面，COUPE‑GC包含硅透镜（Si lens）、金属反射镜（metal reflector，简称MR）、硅/氮化硅光栅耦合器；COUPE‑EC则具备EC端面、氮化硅尖端（SiN Tip）等核心结构。

为方便客户开展光子集成电路设计，台积电还提供全套器件PDK（工艺设计工具包），包含光波导（waveguides）、弯折波导（bends）、耦合器（couplers）、调制器（modulators）、光电探测器（photodetectors）等核心器件，帮助客户高效完成硅光子设计，缩短产品开发周期与上市时间。

COUPE的两种带宽扩容方案

COUPE如何进一步拓展带宽？陈明发表示目前主要有两条带宽扩展路线。 第一条是Fast and Narrow方案：重点提升单通道（Lane）传输速率，由200 Gbps提升至400 Gbps，未来还有望突破400G。与此同时，通道数量由64 Lane扩充至128 Lane甚至更多，实现总带宽从3.2 Tbps提升至12.8 Tbps乃至更高。

第二条是Slow and Wide方案：不刻意追求单通道速率，依靠增加WDM波分复用的波长数量来拉高总带宽。WDM可从单波长逐步拓展至4、8、16个波长乃至更多，持续提升整体光传输容量。

COUPE下一阶段：调制器、SOA、光源集成至平台背面

台积电持续迭代优化COUPE性能，下一阶段发展中，异质集成将扮演更重要角色。陈明发介绍，未来有望直接把调制器（modulator）、SOA（半导体光放大器，Semiconductor Optical Amplifier）以及光源集成在COUPE平台背面，进一步提升光电器件集成度，为后续系统扩展带来更大设计自由度。

COUPE同时也可以充当光中介层。陈明发解释，和CoWoS‑S类似，COUPE最大可支持达到3.3倍光罩（reticle）尺寸，为COUPE未来各类潜在应用留下充足空间。

陈明发表示，随着AI与高性能计算（HPC）对带宽、传输距离、功耗效率的要求不断提高，光学I/O是极具潜力的技术路线。台积电会持续迭代COUPE平台，更好支持CWDM粗波分复用、DWDM密波分复用等各类光传输场景；后续COUPE还有望和CoWoS封装进一步融合，落地到多个不同应用领域。 但完整光电集成生态的构建，不能只依靠晶圆代工厂自身的技术进步，还需要产业链各方相关参与方，以及封测（OSAT）厂商开展深度协同合作。