
近日,SEMICON Taiwan2026展会现场,全球顶尖半导体研发机构比利时微电子研究中心(imec)宣布,将原有先进图形化部门正式更名为“埃米图形化(Ångström Patterning)”部门。imec先进图形化主管Philippe Leray在主题演讲中强调,此次调整并非简单的组织更名,而是向全球半导体供应链释放明确信号,芯片制造已经迈入缺陷容忍度与量测精度趋近于零的原子精度纪元。
当下3D封装与异构集成成为行业热议方向,不少观点将先进封装视作摩尔定律延续的主要抓手,但Leray给出了不一样的判断。在他看来,无论先进封装技术如何迭代演进,芯片性能的物理根基依旧建立在极致的2D几何微缩之上,从商业维度分析,2D微缩依旧是持续拉低单位晶体管成本的核心驱动力。即便异构集成能够通过堆叠方式提升系统综合能力,底层晶体管本身的微缩进步,依然是整套系统获得性能增益的底层前提。
基于这一产业判断,HighNA EUV光刻被定位为未来先进制程性能迭代的核心支柱。Leray明确指出,0.55NA的HighNA EUV不是行业可选项,而是保障未来二十年半导体技术演进不至于陷入物理停滞的关键必选项。对照imec发布的长期技术蓝图,从A14延伸至A5的技术黄金十年当中,0.55NA HighNA EUV光刻将承担主力角色,支撑多代埃米级工艺节点的开发与落地。
不过光刻技术的物理天花板依旧客观存在。当工艺微缩推进至A3节点,图形间距来到12nm16nm区间,即便是0.55NA规格的HighNA EUV,也会触碰到瑞利公式划定的物理极限。如果产业继续依靠多重图形化方案去弥补分辨率短板,制造成本将出现失控。在这样的背景之下,0.75NA HyperNA光刻就成为必须布局的战略路径,用来规避多重图形化带来的成本暴涨风险,为工艺继续向下演进打开空间。
按照imec路线图规划,搭载HyperNA技术的A3节点预计在2038年实现推出。对比N2制程,A3节点接触栅极间距将由48nm收缩至39nm,以此实现晶体管密度大幅抬升;标准单元架构会从N2时代的6T精简至3T,晶体管器件结构同步转向CFET、键合CFET以及薄通道2DCFET,兼顾性能释放与功耗优化。电源传输层面,正面网络与背面网络将汇聚于3T3.5T标准单元,背面信号布线大规模落地,有效降低功耗同时缓解布线拥塞难题。嵌入式存储器维度,晶体管密度由N2节点约40Mb/mm²提升到A3节点约300Mb/mm²;依托硅中介层、eRAM、光子集成以及集成调压技术,带宽指标也将从0.01TBps/mm²增长至2TBps/mm²,系统数据吞吐能力实现量级跨越。
时间再向后推移,A2节点预计2041年面世,该节点将迎来材料体系层面的重大变革。产业界正在评估MoS₂、WS₂等二维半导体材料作为沟道层的可行性,A2世代也将成为材料科学与光刻技术深度交汇的关键节点,光刻图形化能力与新型半导体材料的成熟度,会共同决定该节点能否顺利落地。
除了图形间距的缩小,Leray着重阐释HighNA EUV的另一重价值,即为芯片架构师带来更高的设计自由度。imec三年前完成的16nm间距工艺成果已经证实,0.55NA设备具备加工曲线、特殊角度图形的能力,让芯片设计可以摆脱传统曼哈顿正交图形的束缚。这种几何弹性,能够有效缓解多次曝光造成的套刻精度偏差,简化电路布局方案,让晶体管空间利用率在埃米尺度之下依旧获得显著提升。
进入埃米制造时代,套刻精度不再是单一工艺指标,而是层间对齐、背面布线、3D异构整合的整套控制语言。Leray提出,未来制造物理挑战集中在把各类工艺误差控制在1nm以内。此前imec已经在SPIE先进光刻成形技术会议上公开测试结果,HighNA EUV单次图形化完成20nm间距金属导线结构制备,螺旋型、双叉型两类金属化结构电性良率均超过90%,验证了整套技术生态加工超细导线、间隔图形的实用能力。
光刻机厂商ASML的技术路线与imec形成呼应。0.33NA EUV设备NXE:3800F已经实现MMO匹配机台套刻误差小于0.8nm;面向下一代的0.55NA HighNA EUV EXE:5200系列,目标将MMO指标压至0.6nm以内。这意味着设备端每年都需要把对准精度再压缩一个埃米级别。Leray提醒,埃米级制造不是单一设备厂商就可以独立完成,光罩、光刻胶、量测检测仪器等上下游环节必须同步协同开发,构建完整配套生态。
也正因如此,imec与ASML在HighNA技术落地过程当中深度协同,被视作全球半导体供应链层面的去风险化实践。埃米节点下,设备精度、材料特性、工艺控制三者耦合程度空前,任何一个环节出现微小偏差,都会被原子尺度的公差要求成倍放大。先进光刻技术的落地,考验的早已不是单点技术突破,而是全球产业链协同攻坚的综合实力。
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