台积电高管：2029年算力提升至2024年的50倍

台积电高性能计算业务开发处处长兼全球AI与HPC业务开发处处长李湘在演讲中指出，AI计算需求每年暴增5倍，使算力需求与内存带宽墙成为核心瓶颈。为此，台积电推出HPC平台，整合先进制程、3D Fabric与硅光子技术全力突围。

逻辑制程与3D堆叠双管齐下，2029年算力提升至2024年的50倍

李湘表示，异构整合是突破算力极限的唯一解方。在逻辑制程上，台积电全面迈向纳米片（Nanosheet）架构，继N2、A16之后，规划2028至2029年迈入A14等埃米制程。其中，3D堆叠SoIC自2023年量产以来，互连密度较传统2.5D高出56倍，预计2026年推出N2P‑on‑N3P、2029年实现A14‑on‑A14，间距微缩至4.5微米。

此外，CoWoS封装将于2026年量产5.5倍光罩（搭载12颗HBM3E/4，良率超98%），2028年备妥9.5倍光罩技术，2029年更将迈向大于14倍光罩、整合24颗HBM的超大规格。台积电预估，通过SoIC与CoWoS整合，2029年整体系统算力将达到2024年的50倍。

先进硅技术助攻HBM4跨越内存墙

面对内存墙挑战，HBM堆叠层数从8、12层向上攀升。迈入HBM4之后其接口带宽将翻倍至2048‑bit，台积电采用N12制程打造基础芯片，功耗降低超45% 且带宽提升2.5倍；未来导入N3制程将进一步提升带宽与能效。预估2029年整体内存带宽将大幅增长34.6倍。

COUPE硅光子技术，突破铜线传输极限

传统铜线面临高频损耗瓶颈，硅光子学成为关键解决方案。台积电COUPE技术通过SoIC将电芯片3D堆叠在光芯片之上。由于接合间距仅2‑4微米，在112Gbps高频下传输损耗仅0.06dB（远低于微凸块的1.38dB），能够大幅降低功耗并将延迟缩短至10‑20纳秒。预计2026年量产首款200Gbps微环调制器（带宽密度0.5 Tbps/mm），2030年带宽密度更将达到4 Tbps/mm。

硅光子设计挑战极大，需要克服温控、高频毫米波以及精密光路对准难题。台积电推出光学PDK，搭建等效电路，让设计者可以在电子域完成光电协同仿真；同时实现DRC、LVS与热仿真全流程自动化，大幅提升3D IC开发与设计效率。李湘强调，台积电已经完整搭建先进制程、3D Fabric、硅光子以及自动化设计的生态体系，将成为驱动下一波AI工业规模化浪潮的核心引擎。

CPO临近量产，硅光子迎新机遇

除台积电的技术路线之外，硅光子技术的应用范围持续扩大，共封装光学（CPO）有望大规模部署。台积电先进封装技术与服务副总裁K.C. Hsu表示，光收发器架构正在发生结构性变革，预计到2027年，硅光子产品将占据光收发器市场50%以上份额。CPO是下一步演进方向，部分供应商预计将在2026下半年开启量产。

K.C. Hsu称，高速互联需求不断攀升，光器件相当于数据中心的 “神经系统”。2025年光收发器的市场销量上涨25%，预计2026年将再增长50%；100G及以上高端产品市场规模2024年实现翻倍，2025年再度扩张60%。

K.C. Hsu表示，中国台湾晶圆制造产业生态，已经具备高精度、大规模制造光引擎的能力；实际应用数据与市场验证，正在逐步打消行业长期以来对CPO可靠性的顾虑。目前制约大规模落地的更大瓶颈来自供应链其他环节，包括激光器、光纤、光纤连接器，以及产品测试等。