PCIe蓄势迈入3D时代

在数据中心中，高速串行计算机扩展总线（PCIe）充当高速数据通道，在高性能CPU、GPU与TPU等AI加速器、交换机、内存、网卡以及NVMe存储设备之间传输信号。它兼具高带宽与低延迟，是应对AI数据爆发式增长的关键。尽管PCIe目前主要用于服务器内部短距离连接，但其应用场景也正不断向外拓展。

AI工作负载不断逼近传统单片系统级芯片（SoC）的性能上限。新思科技产品管理执行总监Manmeet Walia表示，企业不只是通过芯片粒拆分来提升速度、降低延迟、优化功耗；同时还在加快芯片内部的数据传输速率，增加PCIe通道数量来搬运更多数据，避免I/O成为系统瓶颈。

“如今算力的增长速度已经远超I/O带宽。” 他在接受采访时谈道，“摩尔定律依旧在助推逻辑芯片性能，但I/O接口已经跟不上发展节奏。”这种性能差距倒逼PCIe以及其他互联标准加速迭代。过去PCIe的迭代周期为5‑7年，如今新一代标准大约每两年就会推出，PCIe 8.0规范预计将于2028年发布。

但提升带宽不只是简单提高信号速率。随着芯片粒大量用于2.5D封装以及3D堆叠，高速信号需要穿过密集的互联网络才能抵达系统其他部件。信号速率越高，就越难在封装内部各类噪声干扰下传输信号，且不发生信号劣化。PCIe 6.0的信号速率达到PCIe 5.0的两倍，信号完整性面临更为严峻的挑战。

新思科技推出业内首款3D PCIe 6.0测试芯片，用于验证上述技术难题。该器件单通道可实现64GT/s的芯片间互联速率，采用PAM4信号编码，8通道链路最高带宽可达128GB/s。

图1：这款3D PCIe 6.0芯片单通道芯片间互联速率64GT/s，8通道总带宽最高128GB/s。

新思科技是PCIe物理层（PHY）及其他IP核的主流供应商，已经在大量传统单片SoC项目中完成PCIe 6.0的技术落地。这款5纳米测试芯片的重要意义在于，证明高速PCIe IP可以在3D架构中完成实现、封装与验证，包含面对面对接（F2F）堆叠方案。

“PCIe 6.0是当前最先进的版本。” 新思科技技术产品管理高级总监Madhumita Sanyal说道，“现在，我们也借助硅通孔（TSV）技术，完成了它的3D形态实现。”

多芯片粒设计的互联难题

多芯片粒设计日益普及，该方案缩短芯片之间物理距离，以此实现更高带宽、更低延迟与更优能效。2.5D封装中，芯片粒并排摆放，通过中介层完成互连；3D封装则将芯片垂直堆叠，进一步缩短互联距离，实现异构功能更紧密的耦合。UCIe标准可以提供封装内部的芯片到芯片链路。

但高度集成也带来新问题：如何把数据从封装内部输出到外部。在单片芯片中，PCIe PHY一般布置在硅片边缘，紧邻封装I/O接口。将PHY放在芯片边缘，可以缩短通往封装基板的高速走线，降低信号衰减与其他信号损耗。在2.5D封装里，PHY同样可以布置在外侧芯片粒的边缘位置。

而3D封装带来了新的变量。芯片垂直堆叠之后，上层芯片的PHY和封装基板之间会隔着另一层硅片。为了解决该问题，PCIe PHY、高速SerDes、高带宽内存（HBM）接口这类I/O单元，通常会和静态随机存储器（SRAM）共同集成在一颗独立I/O芯片粒上。高性能逻辑电路则放置在另一颗芯片粒，堆叠在I/O芯片粒上方，两颗芯片一般朝向保持一致。

新思科技表示，该测试芯片采用F2F面对面对接堆叠技术，该技术被普遍视作3D芯片设计的未来方向。芯片通过混合键合工艺连接，形成高密度芯片间接口。该方案要求底层芯片翻转，使它的重布线层（RDL）与上层逻辑芯片的重布线层相对。这样一来，PCIe PHY不再朝向封装基板，必须依靠垂直硅通孔（TSV），把信号向下传输到封装，再输出至电路板。

“我们需要打孔，让信号向下通往封装基板。面对面对接堆叠有专用的工艺设计套件（PDK），这也是整套方案复杂度的来源。我们要制作信号通路、电源和接地的通孔，这大幅提升了IP的设计难度。”Walia说道。

芯片堆叠带来互联密度提升、信号速率加快、供电网络（PDN）复杂化，同时引入各类噪声。想要在3D封装内部实现PCIe，就必须采用全新设计思路。

面向3D封装重构PCIe

Sanyal介绍，新思科技在这款测试芯片上的解决思路，是拆解原有PCIe 6.0芯片设计，基于适配3D的架构重新搭建，保证从PCIe接口到封装、再到系统板卡全程的信号完整性。“我们拆解原有设计，加入硅通孔，基于3D工艺设计套件在3D设计环境中重新完成电路设计与签核，现已成功满足PCIe规范的兼容性要求。”

眼图等测试结果本身就具备很高参考价值。PCIe 6.0由NRZ升级为PAM4编码，在相同物理链路上传输更多数据，但PAM4信号更为复杂，留给信号损耗、反射、串扰以及其他噪声劣化的余量更小，因此眼图指标对PCIe 6.0尤为关键。

图2：3D PCIe 6.0芯片64GT/s速率下的发送端眼图。

图3：64GT/s接收端眼图性能优于PCIe 6.0误码率（BER）指标要求。

硅片实测结果证实，PCIe 6.0 IP可以在3D架构下正常工作，能够满足先进封装与系统级的测试验证需求，尤其适配AI数据中心场景。

Sanyal提到，新思科技大量复用客户日常使用的EDA工具来完成IP与处理器的集成。这套工具链支持早期架构探索、软件开发与系统验证、多芯片粒与先进封装协同设计、多物理场优化，以及芯片间互联设计。为客户提供了一套可行方案，将PCIe从传统单片SoC迁移至全新3D设计。

测试芯片的上层芯片粒为5纳米虚拟芯片，仅包含验证3D‑PCIe IP所需电路。新思科技称，部分前沿客户正在评估埃米级先进工艺用于上层芯片粒。

该测试芯片中的3D适配IP，可用于AI加速器、高性能CPU、PCIe 6.0交换机、智能网卡（SmartNIC）、数据处理单元（DPU）、SSD控制器以及支持CXL的各类系统。

可3D堆叠PCIe的商业化前景

Walia表示，想要把这套技术落地商用芯片，还需要和客户深度协同调优。其中一项挑战是，客户的逻辑电路不能干扰PCIe IP的正常工作。“上层芯片粒内部逻辑布局，如果投影到底层芯片粒之后会干扰我们的IP，就必须和客户紧密协作。我们需要预留足够空间，保障客户逻辑电路的信号可以向下传输至封装基板。这是一大难点，需要和客户协同解决。”

另一项难点是平衡垂直互联的数量与密度：通孔数量不足会限制带宽；通孔过多，信号之间又会互相干扰。

硅通孔会直接贯穿芯片，需要严格的设计规则，避免侵入硅片的敏感有源区域；每一个硅通孔周边，都需要设置缓冲区也就是禁止布线区。“通孔很少是垂直直通到封装基板。相关设计规则十分复杂，信号需要先走到顶层金属层，迂回转向之后再向下传输。进入3D设计之后，设计灵活性有所下降，电迁移规则、版图规则都发生巨大变化，这些都需要逐一解决。”Walia说。

Walia还提到，未来还会迎来新一轮架构变革，也就是3.5D封装技术。企业不再将PHY以及PCIe基础单元集成到底层芯片，而是改用UCIe接口，连接中介层上的独立芯片粒。这颗侧边芯片粒将作为多协议互联枢纽，提供以太网、PCIe、CXL的物理接口。