SK海力士HBM先进封装路线：混合键合、EMIB、3D集成

高带宽内存（HBM）领域的竞争，正从单纯的内存性能比拼转向先进封装技术。随着带宽、容量与堆叠层数持续提升，热管理、功耗以及封装工艺已经成为新的技术瓶颈。在Hot Chips 2026大会上，SK海力士详细公布了自身先进封装技术路线，从混合键合起步，延伸至英特尔EMIB方案，最终目标实现3D集成。

2.5D封装技术基线

SK海力士美洲封装工程副总裁Lee Jae‑sik将HBM描述为一套3D堆叠结构，由基底裸片加上最多16层核心裸片堆叠而成。在2.5D封装中，GPU与HBM存储立方体并排放置在硅中介层之上，通过16个通道合计1024个I/O接口完成通信；每个存储阵列包含4个切片，16层堆叠共有4个存储阵列。中介层接口是内存与加速器的交汇点，也是后续所有环节的压力集中点。

SK海力士表示，尽管HBM每GB成本更高，但更广泛的应用可以节省电路板空间、降低功耗与使用成本。文章通过一组对比加以说明：4颗HBM3E器件，占用更小面积，却可以实现比12颗GDDR6器件更高的带宽与容量。

每一代产品，上述性能差距都在持续拉大。HBM2E单堆叠带宽为460GB/s，HBM3达到717GB/s，HBM3E提升至1024GB/s；到HBM4，I/O接口提升至2048个，带宽直接翻倍至约2TB/s。封装面积也随之增大，基底尺寸从10×11毫米增长到HBM4的约12.4×11毫米。HBM4拥有超过20000个硅通孔（TSV）以及16148个基底微凸点，Z轴高度775微米；目标实现2TB/s以上带宽，能效提升40% 以上，热阻得到改善。容量最高可达48GB，12层堆叠已经实现量产，16层堆叠正处于工艺验证阶段。

两种键合路线，受限的Z轴高度预算

当前HBM主要采用两种封装工艺：带非导电膜的热压键合（TC‑NCF）、大规模回流模塑底部填充（MR‑MUF）。TC‑NCF对裸片翘曲容忍度更好，但热阻更高、生产效率偏低。MR‑MUF生产效率更高、热阻更低，但更容易出现翘曲问题，间隙填充也存在短板。工艺选型会直接影响后续良率与散热表现。

键合工序背后是一整套晶圆级工艺流程：硅刻蚀、TSV铜填充、后端金属化、晶圆减薄、背面处理、切割以及测试。SK海力士采用已知良好堆叠裸片（KGSD）晶圆测试，可以在存储立方体进入系统级封装之前完成筛选，避免有缺陷的堆叠占用昂贵的中介层面积。TSV制备、微凸点、晶圆减薄与堆叠是主要技术难点；一方面要处理工艺均匀性、良率以及铜污染问题，另一方面还要解决薄裸片处理与翘曲控制难题。

SK海力士已经将升级版MR‑MUF工艺应用于16层HBM3E产品，新增翘曲控制与窄间隙填充细间距互连两项技术。在维持775微米封装高度不变的前提下，在原有12层堆叠基础上再增加两层裸片，就必须同时降低裸片厚度、间隙高度以及凸点间距，并且不能牺牲间隙填充质量。

下一轮技术瓶颈

目前仍存在多项技术障碍。第一是功耗：带宽需求不断上涨，推高HBM整体功耗。第二是散热，再加上硅通孔占用的裸片面积；即便TSV间距不断缩小，但TSV总数量庞大，TSV占用的总面积仍在持续增加。双重因素叠加，每两代产品带宽几乎翻倍，现有工艺与封装需要承受的热负荷提升至原来的2.2倍。

当堆叠层数超过20层，热阻就会成为硬性约束，这也是SK海力士转向混合键合的原因。该工艺会改变组装逻辑：在室温下完成芯片拾取贴装，之后进行200℃以上退火，直接实现氧化物‑氧化物、铜‑铜键合，省去传统方案的凸点与间隙填充材料。

SK海力士称，对比MR‑MUF，在相同Z轴高度条件下，混合键合可以让核心裸片厚度增加24%，TSV间距可以做到18微米以下，这是MR‑MUF无法实现的水平。堆叠层数进一步增加的同时，热阻可以下降35%，为实现20层及更高堆叠层数铺平道路。

SK海力士还在研发一项名为i‑HBM的热点抑制技术。在裸片之间的物理层区域，也就是热点集中的位置，嵌入导热但绝缘的散热元件，构建专属散热通路，热阻可以再降低30% 以上。报告同时对比行业其他方案：三星电子的铜散热块（HPB），借助铜散热片将DRAM贴近处理器摆放；美光的方案则是优化基底裸片电路设计，以此提升能效。

HBM4之后的两大技术方向

放眼HBM4之后的技术迭代，SK海力士将后续发展归纳为两大抓手。第一，结合逻辑工艺集成，增加数据I/O数量、提升单路I/O速率，以此拉高带宽：HBM2E单堆叠带宽0.5TB/s，HBM4达到2.0TB/s；从HBM3E升级到HBM4，I/O数量突破1000，单路I/O速率实现翻倍。第二，依托逻辑基底裸片与新增TSV提升能效，采用优化后的逻辑代工厂工艺，在芯片内分布式布置供电TSV。SK海力士数据显示，新一代HBM产品的供电网络性能提升75%。

英特尔EMIB方案登场

SK海力士指出，过去内存是整套系统流程中最后组装的器件；但AI时代先进封装流程中，HBM要优先完成组装。这会让存储立方体与中介层，在封装其余部分还未搭建完成时，就要承受更高的可靠性压力。

在此背景下，SK海力士横向对比主流先进封装平台：台积电CoWoS‑S、CoWoS‑L、CoWoS‑R以及英特尔EMIB，分析各个方案会对HBM存储立方体、硅中介层带来怎样的机械应力与热应力。一家内存厂商将EMIB与台积电CoWoS系列放在同等维度评估，这一点值得关注：这代表SK海力士正在针对英特尔桥接方案做2.5D HBM方案验证，而不是只把CoWoS作为唯一落地载体；封装方案的选择，会直接改变HBM堆叠需要承受的应力上限。

SK海力士把集成方式划分为三个层级：芯片直接堆叠、中介层上的芯片互连、板卡层面的封装对封装互连，HBM处于要求最高的层级。公司的终极目标是实现3D集成，也就是把HBM直接堆叠在加速器上方。当先进逻辑工艺与先进封装走向成熟，这也是整个行业普遍期待实现的技术方向。

Lee表示，HBM的带宽与容量还会持续提升，但散热、功耗以及封装会成为更大的难题。这类问题已经无法单凭内存厂商独立解决；行业已经进入新阶段，客户、晶圆代工厂、封装厂必须协同优化。