CXL 4.0来了，然后呢

Synopsys最新发布的Compute Express Link（CXL）IP产品组合瞄准了AI基础设施中最顽固的瓶颈之一：内存容量和带宽始终难以跟上模型需求的快速攀升。该公司新公布的CXL 4.0 IP产品集整合了控制器、IDE安全模块、经硅验证的物理层和验证IP，支持CXL 4.0及更早版本的互连标准。

AI浪潮正进入推理和智能体时代，内存承受的长期压力进一步加剧。Synopsys表示，这一瓶颈可以追溯到2012年。“芯片上的缓存从来就不够用，可访问的DRAM也从来就不够。”

CXL是一种构建在PCIe物理层之上的缓存一致性互连，使处理器、加速器和内存设备能够通信并共享资源。与此同时，设计师正越来越多地转向多晶粒封装、基于chiplet的架构和机架级系统，以提供大语言模型、推荐引擎及其他内存密集型应用所需的容量和带宽。

CXL 4.0于2025年底发布，引入了多项提升吞吐量的特性。

为AI内存扩展提供更大带宽

AI工作负载的需求已经超出了单颗片上系统（SoC）所能承载的范围，使得片外资源成为必需。因此芯片设计开始连接多颗芯片。CXL 4.0于2025年底发布，引入了若干支持更高吞吐量的特性。它将带宽翻倍至128 GT/s，与PCIe 7.0对齐，保留CXL 3.x的延迟水平，并扩展了芯片间通信和更大规模解耦设计的容量。

带宽和端口聚合是CXL 4.0的两个标志性特性。聚合解决了CXL/PCIe与专有互连之间长期存在的一个对比维度。传统上CXL和PCIe每个端口上限为16条通道，而聚合端口允许设计师将多条16通道链路组合在一起——四条x16链路可提供超过2 TB/s的带宽，八条则可超过4 TB/s。

CXL 4.0还支持最多四个重定时器（retimer），在更高速率缩短通道可靠传输距离的情况下帮助延伸信号覆盖范围。其他变化包括原生x2链路宽度和256字节延迟优化flit，旨在提高有效载荷效率。

CXL部署仍不均衡

Synopsys CXL IP的目标是降低该协议的采用门槛。Synopsys 表示CXL 2.0已进入量产阶段。与PCIe 6.0和PAM4信号对齐的CXL 3.x才刚开始更广泛地铺开，因为从NRZ到PAM4的转换以及新的flit模式带来了实现复杂度。

Synopsys的CXL 4.0 IP旨在减轻这一集成负担。控制器在统一架构上支持CXL 4.0、3.x、2.0和1.x，具备向后兼容性、端口聚合、基于端口的路由和延迟优化flit支持。

除性能相关更新外，随着CXL进入多租户和机密计算环境，安全性也成为优先事项。Synopsys的IDE安全模块在滑入模式（skid mode）下提供零周期延迟开销的AES-GCM加密与认证，同时支持TSP/TDISP并满足FIPS 140-3就绪要求。

CXL 4.0是Synopsys更广泛的高性能计算IP产品组合的一环，该组合还包括：UCIe、UALink、Ultra以太网以及224G/448G以太网PHY等接口IP；内存编译器和逻辑库等基础IP；涵盖可信根、PUF和后量子密码学的安全IP；以及面向加速器和超大规模SoC的预集成IP子系统。

解耦计算还依赖于生态系统的成熟度。一个完整实现的基于CXL的系统需要兼容的CPU、加速器、SSD、内存控制器、交换机和软件栈。Marvell近期发布的AI内存基础设施产品组合表明，这一趋势正在超越芯片级集成，延伸至与Synopsys CXL战略契合的内存扩展和池化能力。

Synopsys预计CXL将从基础扩展走向更广泛的共享，最终实现完全的解耦计算。