台积电A16工艺完成验证，SPR背面供电兼顾现有设计兼容

台积电在埃级（2纳米及以下）顶尖先进工艺A16上取得背面供电技术优势，在行业竞争中抢占先机。背面供电技术的诞生，是为了解决传统芯片中供电通路与信号通路在同一空间共存所带来的性能瓶颈。

行业消息透露，台积电业内首次完成搭载 “超级电源轨（SPR）” 背面供电方案的埃级CMOS平台A16的开发与验证。本次技术突破的核心亮点是：完整保留原有N2P（N2改进版）工艺的栅极密度与NanoFlex设计灵活性。

传统半导体芯片中，供电布线和信号布线全部布置在芯片正面。但随着工艺持续微缩，两类布线在狭小空间内互相干扰，布线拥塞（瓶颈）加剧，还会因电阻升高引发电压降（IR Drop）问题。想要引入背面供电技术，通常需要对晶体管排布方式、单元结构进行大幅修改。工艺越先进，该矛盾就越突出。以往要从芯片背面供电，往往要舍弃原有的单元库与设计积累。

台积电将供电通路完全转移至芯片背面，通过专用接触孔（VB）直接向各个晶体管的源极、漏极输送电力。在此过程中，芯片正面的栅极结构、单元尺寸、版图面积几乎没有改动，实现与现有设计的兼容。

性能提升幅度十分可观。对比N2P工艺，同等功耗条件下，芯片速度可提升8‑10%；同等速度下，功耗可降低15‑20%；芯片密度同样提升8‑10%。业内评价，该工艺尤其适合对复杂信号链路、高密度供电网络有强需求的AI与高性能计算（HPC）芯片。A16工艺预计自今年第四季度启动量产。

英特尔率先完成背面供电技术商用落地，其 “电源通孔（Power Via）” 方案在测试阶段就需要修改原有单元架构，调整引脚数量、放宽金属线距，重新设计单元结构。据悉，三星电子也正在SF2工艺上推进背面供电技术研发，大概率会采用和英特尔相近的实现思路。

一位业内人士表示：“这项技术面向AI加速器这类同时追求功耗与性能的产品，能够降低设计负担、提升芯片效率。进入埃级时代，工艺技术和设计生态两方面的技术竞争都将愈发激烈。”

英特尔研讨双侧供电

此前报道称，英特尔内部正研究一套同时利用芯片正面、背面供电的全新架构。英特尔原本计划在1.4纳米基础制程14A上采用专属背面供电（BSPDN）技术Power Direct；而后续迭代制程14A2，正在评估导入正反面同步供电的双侧（Dualside）架构。

此次架构调整，直接源于英特尔目标底层金属布线（M0）线宽缩小至21纳米时，光刻工艺出现的光学近邻效应缺陷瓶颈。

英特尔此前已正式公布规划，要在14A制程中将芯片密度较现有18A提升1.3倍，以此追赶台积电N2/A14、三星SF2Z制程。14A制程目标底层金属M0间距为28纳米，行业分析认为，借助半代制程优化思路，14A2可将M0间距进一步压缩至21纳米。该规格下，即便采用双重曝光工艺，整体密度提升收益依旧可观，能大幅提高单价数千亿韩元的高数值孔径极紫外（High-NA EUV）设备的投资回报率。

但难点在于，当线路微缩至21纳米以下，布线电阻会呈几何级数暴涨。仅依靠原先为背面供电搭建的纳米硅通孔（nTSV）架构，无法承载晶体管所需电流密度，会出现电压骤降的IR压降问题。

据此分析，英特尔方案是以背面供电网络作为主力，同时将正面部分金属布线重新分配，用作辅助供电与时钟信号传输，通过复合结构补足因工艺微缩、光刻受限而不足的供电余量。业内评价，该方案虽会提升布线复杂度，但为达成21纳米工艺指标，属于在架构上做出让步改良的折中产物。

三星SF2Z将搭载背面供电技术

三星电子同样计划2027年商用搭载背面供电技术的改良2纳米制程SF2Z。三星最大优势是自3纳米起就落地全环绕栅极（GAA）晶体管，相关工艺积累成熟。三星晶圆代工设计平台开发团队副总裁Shin Jong-shin表示，“SF1.4工艺研发进展平稳，目标2029年向核心客户交付量产产能，基于SF1.4迭代升级的增强版工艺SF1.4+，计划于2030年实现量产。”

三星此前已向海内外合作厂商提出需求，启动配套工艺设备的预研开发。相关设备后续将运入三星新一代半导体研发基地NRD-K，用于工艺研发。业内消息称，三星电子近期向应用材料、泛林半导体等头部半导体设备厂商同步了1.4纳米工艺规划，并同步委托厂商开展配套设备前置开发。

业内相关人士解读：“英特尔在20A/18A阶段同步首次落地GAA与背面供电（BSPDN）两项新技术，导致良率提升阻力巨大；而三星是在经过验证的2纳米GAA架构基础上叠加背面供电布线，技术风险要低得多。”