AI芯片：封装定义系统架构

先进封装的未来，并非依靠某一种通用封装方案，而是要打造一套技术平台，能够在对应的系统边界上合理部署互连结构、材料、芯片裸片、内存堆叠、光引擎以及散热结构。

多年以来，设计流程看上去十分直接：芯片设计 → 选定封装方案 → 连接至电路板

但这套流程已经越来越不符合实际。AI加速器、高带宽内存（HBM）、芯粒、光I/O、先进冷却技术以及大电流供电方案，如今已经深度耦合。系统架构大体定型之后再去挑选封装，已经行不通。

封装所决定的事项越来越多：系统如何做功能划分；可以集成多少颗芯粒；哪些位置需要硅级别的互连密度；哪些区域采用宽松、低成本布线即可满足需求；HBM的摆放与连接方式；电信号通路需要在何处切换为光信号；电力如何输送到计算单元；热量如何从封装内部导出；装配、测试、修复与可靠性认证如何实现。

封装不再只是被动支撑系统，它直接决定了系统能够做成什么样子。

从封装选型走向封装平台

传统讨论先进封装时，往往会单独对比各项技术：设计应该采用硅中介层吗？采用局部硅桥是否就足够？扇出重分布层是否可以替代部分基板？系统应该选用2.5D还是3D集成？光模块是放在面板端、靠近封装，还是采用共封装形式？

这些问题依旧重要，但已经不再是彼此独立的选择。一套现代AI系统，往往需要同时用到其中多项技术。

一块大面积中介层连接计算芯粒与HBM；仅在部分裸片边界，依靠局部硅桥实现硅级互连密度；扇出重分布层在更大范围内拓展布线；垂直堆叠集成缓存、内存、控制单元或者专用处理器；光引擎布置在封装边缘。

散热结构还需要应对多颗功耗密度不同芯片带来的高度非均匀发热。除此之外，系统还需要测试通路、已知良好裸片策略、修复机制、冗余设计，以及跨多家供应商的制造流程。正因如此，先进封装正从孤立的工艺选型，转向一体化技术平台。

平台并不是要求所有产品套用同一种结构，而是提供一套相互协同的技术集合，由系统架构师针对每一处系统边界，选择最合适的实现方案。

“垂直集成” 的两层含义

垂直集成，人们常常只理解为物理层面，这只是第一层含义。

物理层面的垂直集成

裸片、内存堆叠、互连层、光引擎、供电结构、散热组件彼此并排或者上下堆叠。相关技术包括：2.5D集成、3D裸片堆叠、封装上封装结构、硅通孔 / 玻璃通孔、垂直集成供电、内存与逻辑芯片堆叠。

物理堆叠的价值在于缩短互连、提升带宽密度、缩小面积，把各类功能单元放得更近。但还有另一层含义，甚至更为关键。

技术平台层面的集成

不同封装技术成为同一套生态下相互协同的组成部分。一个平台可以整合：、大面积扇出布线、局部硅桥、完整硅中介层、垂直堆叠、系统级封装、共封装光学（CPO）、装配与键合工艺、封装级测试、热与机械结构、制造及可靠性流程。

在这套模式下，垂直集成不等于所有器件都要堆叠在一起。它代表完整实现能力打通了设计、材料、工艺、装配、测试与系统需求，这才是更深层次的变革。

换言之，未来不会出现一种封装通吃全部场景，而是依靠平台，在各个边界匹配对应的精度、材料与集成方案。

不同边界需要不同精度

一个核心架构问题：封装当中，究竟有多少地方真正需要硅级互连密度？

完整硅中介层可以在大面积范围内实现极高密度布线与短距离连接，但这种高精度会带来成本、面积、良率、制造难度以及机械层面的代价。并不是所有连接都要求同样的线距与布线密度。

部分裸片之间的边界，需要极细间距互连；另一些区域只需要中等密度重分布；还有部分场景，有机基板或者板级连接就完全够用。

平台化思路让封装具备分层能力：关键位置使用硅级互连密度、需要大范围布线时采用扇出 / 重分布层、密度要求不高的地方使用基板级布线。

避免在所有位置都堆砌最贵、最复杂的技术。目标不是每一处都做到最大化集成，而是每一处边界都实现适度集成。

扇出不只是一种封装形态

扇出封装常常被当作一类独立封装方案。但在更大的平台体系中，扇出可以承担多重架构作用：在原有裸片面积之外，提供更大范围的重分布布线；支持异构裸片集成；降低对大尺寸硅中介层的依赖；把局部高密度区域和封装大范围布线连通；实现芯粒级互连向基板级互连的过渡；适配系统级封装、封装上封装结构。

基板上扇出芯片方案，兼顾重分布层密度与大尺寸封装基板的机械、布线能力。扇出桥架构，则只在相邻裸片的必要位置实现局部硅级互连。

精度被集中布置，而不是均匀铺满整个封装。这不只是制造工艺的差异，更是在决定高密度应该放在哪里的架构取舍。

硅桥与中介层是互补关系

硅桥和完整中介层有时会被当成竞争技术，但二者更应该理解为不同的工具。

大面积中介层能力：大范围内高密度布线、丰富的裸片到裸片互连、可控的电气通路、计算芯片与HBM紧密集成、布局灵活度高。

局部硅桥能力：在选定芯粒边界实现超高密度互连、减少硅材料使用面积、高精度只作用于局部、不需要完整中介层的系统，有机会降低成本、同一封装内部同时实现高密度布线与常规布线。

选型取决于：裸片摆放位置、所需线距、布线密度、信号传输距离、供电、热膨胀、翘曲、装配公差、良率、测试、成本。

封装平台不应宣称某一项技术全面占优，而是让架构设计把各项技术用在系统收益最大的位置。

HBM把封装变成计算边界

HBM已经彻底改变封装的定位。加速器与HBM之间不再是外设接口，本身就是计算架构的一部分。

HBM的摆放位置直接决定：可实现的带宽、每比特能耗、对中介层或硅桥的要求、封装面积、布线密度、供电方案、热交互、机械平衡性、良率与装配复杂度。

HBM堆叠数量增加，封装尺寸随之变大，制造难度上升。系统需要应对：中介层尺寸、光刻掩模边界、裸片放置精度、翘曲问题、底部填充胶、凸点可靠性、散热片几何结构、非均匀热负载、封装级测试。

封装不再仅仅连接计算单元和内存，它决定了计算系统的物理形态。

CPO属于平台的组成部分

共封装光学（CPO）常常被单独拿出来讨论，但CPO无法脱离先进封装独立发展。把光引擎靠近交换ASIC或者AI加速器，可以缩短电信号传输距离、降低SerDes功耗，缓解面板端的器件密度压力。

同时也给封装带来一系列新任务：EIC与PIC之间互连、光学器件贴装、光纤布线、激光器布置、波长控制、热漂移抑制、校准、光学测试、复合良率、可修复性、可维护性。

未来AI封装可能同时包含：计算裸片、HBM、完整 / 部分中介层、局部硅桥、扇出重分布层、电I/O芯粒、光引擎、外部激光器接口、供电结构、集成冷却。

CPO并不是简单在ASIC旁边额外增加一个器件，它会改变整套封装的电气、热、机械、制造、测试与维护边界。封装需要提供对应的环境，保障光学性能可以稳定复现系统指标。

只有封装平台能够承接光器件内移带来的各类问题，光模块才可以往封装内部靠拢。所以CPO必须放在整个封装平台的框架下考量。

热架构与封装协同设计

越来越多功能被放进封装内部，散热就不能再当成外部冷却问题。不同裸片热流密度各不相同。HBM、计算芯粒、I/O裸片、光引擎、调压器件、控制电路，温度上限全部不一样。

封装架构决定：哪些器件共用散热片；热界面材料布置位置；键合层厚度如何管控；是否需要盖板、冷板、均热板或者直接液冷结构；机械压力如何分配；热膨胀如何影响互连可靠性；温度变化会不会造成光器件对准偏移。

封装平台不只要实现电气连通，还需要把热通路和裸片布局、互连架构、装配工艺、可靠性要求统筹起来。

电气最优布局未必是散热最优布局；散热最优布局，又可能增加光纤布线、封装测试的难度。封装架构是一套系统权衡，而不是孤立的版图决策。

供电同样是封装层面的决策

AI系统需要大电流，负载还会快速波动。封装功耗不断抬升，调压模块、去耦电容、电源平面与计算裸片之间的距离变得至关重要。

封装可能需要：增强型垂直供电方案、背侧或者近裸片供电结构、集成电压调节、更低电感的电流通路、分布式更强的去耦设计、信号与回流电流协同设计。

供电方案会和芯粒布局、HBM摆放、中介层布线、热密度、机械结构、封装高度、布线层、制造测试平台互相牵制。

一套封装电气性能再好，如果难以制造也没有意义。平台化思路，需要把架构选择和工艺能力绑定。需要回答一系列现实问题：能否达到裸片放置的公差要求？重分布层能否按所需规模实现并保证良率？硅桥 / 中介层装配翘曲是否在可接受范围？底部填充胶能否充分流入间隙？热堆叠结构的键合层厚度能否受控？光学接口能否经受装配与温度循环？每颗裸片集成前能否完成测试？装配完成后整套模块能否测试？失效模块能否修复替换？

图纸绘制完成不等于封装架构落地；只有工艺可以稳定复现设计的结构与性能，才算真正完成。制造不只是把封装做出来，它塑造出系统赖以运行的物理实体。

随着集成裸片数量增多，测试复杂度急剧上升。平台必须考虑：已知良好裸片要求、键合前测试、键合后测试、中介层与硅桥连通性检测、内存测试、光环路回测、热校准、供电有效性验证、故障定位、修复或者冗余策略。

多家供应商的裸片集成到同一产品时，挑战尤为突出。一个微小器件失效，就会拖累整套组件良率，产生复合良率难题。

平台的价值，不只是提供多种封装技术，还要为这些技术配套统一的设计规则、装配流程、测试通路、计量手段、失效分析与可靠性验证。

系统架构从业务负载开始

全新的设计流程，应当从业务负载出发，向下落实到物理实现。完整逻辑链路：业务负载需求 → 系统功能划分 → 计算与内存布局 → 电气 / 光学边界 → 封装架构 → 供电与热架构 → 制造测试策略 → 验证系统性能

这颠覆了过去临近收尾才选定封装的旧模式。封装平台必须从项目初期就纳入考量，因为它决定哪些系统划分方案在物理层面、经济层面具备可行性。架构师如果不掌握可用的封装互连与支撑技术，就无法确定计算、内存、光模块、供电单元该放在哪里。

平台不等于成品

有一点需要警惕：手握一大堆封装技术，并不会自动做出成功的AI系统。平台提供选项，但产品依然要做好选型与协同。

堆砌技术会带来更多问题：工艺互相干扰、供应商依赖加剧、良率风险上升、测试复杂度提高、热耦合、机械应力、认证工作量增加、成本抬升。

胜出的封装方案，不是堆砌最多先进技术的那一个，而是只在收益大于集成代价的地方，才使用对应技术。

某一套系统中，局部硅桥优于完整中介层；另一套系统，完整中介层不可或缺。近封装光学（NPO）适合某款产品，而另一款产品才值得上CPO。

垂直堆叠可以降低延迟，但会恶化热密度；扇出能够降本，但会带来翘曲和工艺约束。架构选型要基于系统实际指标，而不是单纯追捧新技术。

先进封装已经不再是一堆孤立工艺的选择菜单，它正在成为一套完整架构，把计算、内存、电气互连、光模块、供电、冷却、制造、测试整合为可落地实现的系统。

未来没有万能通用封装，而是一套一体化技术平台：需要硅级密度的地方提供硅级密度；适合大范围布线的地方采用重分布方案；需要近距离带来收益的地方做垂直堆叠；电信号传输遇到瓶颈的地方引入光互连；发热的位置做好散热；故障需要隔离的位置预留测试通路。

封装不再是系统定义完成之后再去挑选的配件。它越来越多地决定，什么样的系统架构可以被实现、制造、认证、规模化落地。优秀的平台，不是把最多技术堆在一起，而是把每一项技术，用在系统收益大于实现成本的位置。

芯片决定性能上限，封装平台决定系统能做成什么样。