HBM成为3D先进封装测试的试验场

数据中心现场故障代价高昂，正推动可测试性设计（DFT）发生重大变革，助力芯片厂商预判即将发生的故障，定位互连结构与芯片间互联的薄弱点。这一点对于高带宽内存（HBM）尤为关键，HBM正作为前沿架构，用来验证3D制造与测试技术方案。

HBM凭借出色性能，广泛服务于AI、高分辨率图形处理等需要海量数据处理与高速数据传输的业务场景。它采用紧密耦合的垂直堆叠DRAM结构，搭建出1024bit、2048bit等超宽通信通道，性能优于其他所有内存产品。但受复杂结构影响，HBM测试难度极大，每迭代一代设备，测试挑战就进一步加剧。

Synopsys产品管理总监Faisal Goriawalla表示：“我们正在研发HBM5技术，堆叠层数将提升至24层，意味着数据交互量进一步增大。大量0、1信号在极小面积内传输，芯片面积却没有同步增长。随着信号节距不断缩小，会出现信号干扰问题，例如受害‑干扰源效应：一条网络电平翻转，会无预期地引发周边其他网络同步翻转。更小的节距，也让多芯片架构下的诊断等DFT测试工作复杂度大幅提升。”

微凸点与键合互连的问题尤为突出，这类结构通常无法直接探测。proteanTecs解决方案工程副总裁Noam Brousard称：“这些互连结构封装在多芯片内部，可执行的外部测试手段十分有限。因此我们在HBM末端布置微型监测单元，采集每一路信号数据，判断信号距离失效的裕度，对每个通道输出高精度眼图。”

这类预防性测试技术，对运行大语言模型的数据中心吸引力越来越大，一旦系统中断，会带来巨额损失。

HBM3中将12颗甚至更多DRAM芯片堆叠在硅中介层之上，依靠间距极小的硅通孔（TSV）实现互联，并通过微凸点完成连接。TSV、微凸点、芯片间接口的测试工作量，和存储单元本身不相上下。正因如此，DFT架构对于SK海力士、三星、美光等HBM模组厂商至关重要。

这项技术面临的挑战不容小觑。西门子EDA 3DIC DFT与良率技术支持经理Quoc Phan谈到：“测试程序开发复杂度高，HBM测试会成为主要瓶颈。开发用于检测TSV、微凸点、芯片间接口缺陷的专用故障模型与测试算法，流程繁琐，需要深厚的技术积累。将这些高级测试无缝集成至主处理器DFT架构，保障相互间可靠通信，又进一步提升了测试程序开发与后续调试的难度。”

随着下一代HBM4工艺转向混合键合技术，行业会将更多重心放在保障每一处键合互连的品质上。Modus Test首席技术官Jack Lewis表示：“进行芯片堆叠时，共面度、翘曲、键合工艺，从C4凸点到铜‑铜键合、芯片直连，每一处键合环节都至关重要。我们获取这些键合点与键合工艺的高精度信息，能够帮助客户快速扩产、达成目标良率。”

DFT的核心目标是为芯片制造后的测试提供标准化手段。对于HBM堆叠芯片，DFT还需要检测存储单元及周边电路、TSV、微凸点、芯片间接口、基底芯片电路、封装级互连，以及面向加速器的UCI Express等高速I/O接口的各类缺陷。

各家芯片厂商的具体技术方案属于私有知识产权，但产业合作格局正在发生变化。爱德万测试内存产品营销高级总监Jin Yokoyama指出：“各家设备厂商独立开发自有DFT IP，因此我不便评价具体落地实现。但展望未来，SoC终端用户与内存厂商之间的责任边界会变得愈发模糊复杂，尤其是DFT的定义与模块划分方面。”

产生这一变化的部分原因，是面向特定应用的定制化HBM逐步落地。

定制化HBM的架构重构

从HBM3演进到HBM4，出现了定制逻辑基底芯片方案，可以替代前代由DRAM内置控制器芯片。定制HBM优势在于，AI加速器或GPU设计方可以针对自身业务负载，对内存堆叠做针对性优化。对于AI训练与推理场景意义重大，这类场景性能瓶颈往往来自带宽，而非算力。缺点是开发与验证周期更长，定制HBM大概率只会应用在需求量最大的场景。

图1：HBM DRAM堆叠结构

定制HBM的改动，也改变了测试的整体格局。Goriawalla说道：“定制HBM给SoC设计者极大自由度，可以按需配置逻辑基底芯片。面向数据中心AI训练场景，延迟、吞吐是核心指标，就可以针对性配置HBM控制器；面向AI推理场景，面积、功耗更为关键，则可以调整HBM控制器与逻辑。这就要求我们结合实际业务场景去设计DFT方案。”

定制HBM新增的逻辑电路，也给基底芯片上片内监测单元提供更多发挥空间，用于捕捉时序裕度异常。proteanTecs的Brousard表示：“我们把SoC与HBM视作一套完整系统，二者之间存在相互影响。例如HBM大量数据传输会带来电流冲击，造成电压骤降；电压虽会恢复，但瞬时压降会引发故障。响应速度足够快的传感器就可以捕捉这类变化。我们需要拿到这类系统层面信息，因为SoC会被HBM状态所影响。依靠多组监测单元协同，采集丰富数据集，不仅定位故障，还能推导根因，方便完成问题修复。”

HBM面临可探测性的局限

如今HBM内部DRAM之间互连凸点节距已经极小（小于40微米，微凸点达到20‑25微米），几乎无法直接对微凸点做探针测试。即便可以探针接触，也极易造成器件损伤。很多方案会使用面积更大的牺牲焊盘用于探针测试。长期来看，工程师会越来越依赖内置自测试（BiST）、嵌入式监测传感器、冗余修复机制，保障制造与现场使用阶段互连的良率。

Goriawalla称：“经过组装与多芯片封装之后，信号完整性问题很难调试，探针测试实施难度很高。除HBM协议自带的通道修复能力以外，新思科技提供SLM ext‑RAM IP，具备内置冗余分析与封装后修复功能，可对HBM中成千上万的互连开展测试。设备停机维护阶段，用户可以通过SLM ext‑RAM运行JEDEC标准算法，完成诊断与修复，实现主动式防护。例如现场出现老化、裕度不足引发的故障，大语言模型运行动辄耗时数天乃至数周，不能因为这类边缘问题导致宕机。我们可以主动将裕度不足的通道切换至完好通道，实现系统内在线处理。”

系统内测试、现场诊断，对追求最高系统可用率的超大规模云厂商极具吸引力。Goriawalla提到：“业务模式测试，就是验证芯片是否按预期完成功能。在推理、训练运行过程中，借助非接触式嵌入式监测系统，监控各个芯片间接口通道，观察是否出现裕度衰减、PHY眼图收缩。有些互连属于‘带病运行’，不等它彻底失效，就在计划停机窗口，将该异常通道下线，切换备用通道。”

系统内测试采用嵌入式确定性测试（EDT）向量，实现定向现场测试，捕捉器件全生命周期中产生的潜在缺陷。芯片使用过程中，热应力、业务负载带来的性能衰减、电压波动等老化因素都需要纳入考量。系统内测试过去多用于汽车、高可靠关键系统，如今已经进入数据中心领域。

封装级接口可靠性验证

XPU‑XPU、XPU‑HBM接口的连通性与功能验证，主要依靠边界扫描测试、内存内置自测试、全速功能测试。

西门子EDA的Phan表示：“边界扫描，尤其是1149.1、1149.6标准，是板级与封装级互连测试的主力工具。XPU、HBM每颗芯片，都会在I/O引脚周边布置边界扫描寄存器。无需完整运行核心逻辑，就可以检测互连的开路、短路、固定电平故障。针对XPU之间高速差分交流耦合接口，1149.6专门用于验证这类接口完整性，包含差分对之间短路检测。”

Phan补充，HBM测试可以在SoC芯片内部部署专用MBiST或者定制MBiST。MBiST生成特定测试数据，经由HBM接口发出，再从HBM芯片回读，完成完整数据通路校验，包含中介层走线、微凸点、HBM I/O逻辑。HBM芯片本身自带回环测试模式，可以搭建BiST，实现芯片间接口全速测试。一旦检测到故障通道，HBM也可通过IEEE 1500标准接口执行通道修复。

“XPU之间高速串行链路（PCIe、CXL或者私有互连），普遍使用SerDes内置自测试。开启内部或者封装 / 中介层走线的回环模式，生成并校验伪随机二进制序列（PRBS）完成测试。”Phan说道。

全速功能测试是连通性验证必不可少的环节。“这类测试会在XPU与HBM、XPU与XPU之间发起大规模数据传输，严谨校验数据完整性。覆盖整套通信栈，包含协议、纠错机制，验证接口在真实业务负载下正常工作。”

同时Phan强调I/O、通道修复能力愈发重要：“依靠该特性，局部缺陷不会导致整颗芯片、整个封装报废。复杂AI加速系统中，内置冗余对保障信号完整性、减少制造报废意义重大。”

2.5D/3D多芯片封装，还要重视长期可靠性与硅生命周期管理。楷登电子DFT工程总监Surbhi Bansal谈到：“老化、应力带来性能衰减，需要软硬件深度协同。持续跟踪延迟偏移、工艺监测数据、温度、频率、眼图宽度等参数，在芯片全生命周期及时做出处置。DFT已经跳出传统结构性测试范畴，新增跨芯片可观测能力：例如PHY校准时实时眼宽测量、ADC‑ATEST模拟监测数字读出，以及应力感知测试向量。跨芯片冗余修复属于JEDEC规范内容，我们的HBM PHY也支持该特性。以上能力结合，实现HBM堆叠芯片全生命周期的状态感知与故障容错。”

2.5D/3D架构失效问题与TSV缺陷

HBM堆叠从8颗芯片发展到12颗、16颗乃至更多，过去影响较小的问题逐步演变为重大挑战。组装工艺带来翘曲，进一步诱发互连开裂、对位偏移。爱德万测试的Yokoyama表示：“裂纹（含潜在隐性缺陷）、热分布、热点问题已经凸显，堆叠密度提升之后，这类问题还会加剧。DFT层面，可以考虑可编程MBiST，执行更复杂的内部向量，提升测试覆盖率。”

硅通孔（TSV）是缺陷高发点。HBM每一代迭代，TSV节距进一步缩小，失效风险随之上升。TSV铜填充之前，内壁会镀一层薄介质阻挡层；该层一旦出现不连续，就会影响良率。TSV节距缩小，堆叠中连接上下DRAM的微凸点节距也同步缩小。

HBM厂商大多采用中间通孔（via‑middle）工艺制造TSV：晶体管等前道工艺完成后，后端金属化之前制备TSV。优势在于晶圆尚未减薄，厚度足够、机械强度高，此时加工TSV更稳妥。同时避免后端金属层直接接触通孔刻蚀、高温氧化层沉积、铜退火等严苛工序。HBM内部TSV直径一般2‑5微米，深度30‑60微米，约等于晶圆厚度。

尺寸较大的TSV暴露在晶圆表面，可以探针接触。但HBM的TSV尺寸远小于探针针头（约35微米），只能对TSV测试结构做探针探测。通常会将数百至数千个通孔串联成菊花链，尤其晶圆背面减薄、TSV露出之后极易引入缺陷。串联电阻异常，就代表可能存在开路、裂纹、金属填充不全、接触偏移等缺陷。但菊花链测出异常，无法定位具体哪一颗TSV损坏。

Modus Test的Lewis说：“传统菊花链是大量键合点串联，只能做通断判定。单颗键合点的故障信息会淹没在整条链路噪声中，无法分辨。测试载体设计上，不要做大串菊花链，改用开尔文测试结构，接触每一处键合点，实现微欧姆级高精度测量。测试结构分散布置在基板各层、各个芯片间互连点位。关键在于前期规划、嵌入测试电路，完成测量拿到有效数据。单颗封装需要数千组测量数据，用于训练检测模型。”

TSV间距缩小，信号完整性（SI）、电源完整性（PI）问题愈发突出，推动TSV测试技术迭代。楷登电子Bansal表示：“行业TSV测试演进由多重因素驱动：速率提升，SI/PI成为功能的决定性因素；需要全速、裕度感知的验证手段，眼图绘制软件，系统级全速回环测试。还需要更完备的LFSR多项式，生成更全面测试种子，完成通道内外SI/PI与各类缺陷检测。”

发现缺陷后，HBM高度依赖冗余修复提升良率。内存阵列测试定位故障行、列，调用备用资源，执行修复流程。Phan说明：“内存修复是HBM芯片内置功能，每颗芯片搭载内存BIST引擎，运行复杂内存测试算法完成存储单元检测。HBM‑BIST或者SoC的MBiST定位故障地址后，可通过IEEE‑1500接口，将故障地址、通道写入软修复、硬修复写数据寄存器。配置完成后执行内存修复，HBM自动绕过故障单元，提升良率与可靠性。”

大量高速通道同时工作，电源感知仿真的需求持续提升。Bansal指出：“电源完整性挑战越来越大。高速通道数量增加，IR压降、同步开关噪声问题更突出，需要更强的设计方案与电源感知仿真，例如交错激活降低上电冲击电流。”

电源感知自动测试程序生成（ATPG）也可提供帮助。西门子EDA的Phan称：“AI应用功耗高，电源感知ATPG十分必要。通过硬件嵌入与向量生成，降低扫描移位、扫描捕获阶段功耗。搭配流式扫描网络（SSN），交错移位时钟平滑功耗曲线，大幅降低测试耗时与功耗。”

测试过程高温同样会诱发失效。Bansal表示：“AI业务会持续跑满HBM全部带宽，HBM发热问题越来越突出。高翻转率带来局部发热，造成时序偏移、IR压降、漏电流上升。ATPG高翻转率带来测试发热，但也可以用来筛选不良器件。”

各类失效模式，要求芯片从制造阶段到现场服役全程做硅生命周期监测，优先软件修复，必要时硬件更换。数据中心设备服役周期拉长，实现该目标离不开完善的现场测试与修复机制。

结语

HBM堆叠层数与复杂度持续提升，对应的测试方案、DFT可测试性设计策略也同步迭代。行业正在推出堆叠16颗DRAM的HBM4，部分产品搭载定制逻辑基底芯片，面向特定业务负载做优化。DFT也需要针对性定制，应对堆叠芯片各类失效模式：TSV介质层断裂、接触未导通、热致故障、时序偏移、SI/PI异常、芯片开裂等。

DFT的核心价值，是依托边界扫描、内存BIST、全速功能测试，完成XPU‑XPU、XPU‑HBM接口连通性与功能校验。嵌入式监测单元采集时序裕度、温度、电压压降等关键指标，支撑大数据分析，定位故障根因。在测试结构上执行高精度开尔文测量，保障混合键合、热压微凸点等各类键合点品质。

面向未来堆叠芯片的先进互连测试，需要一整套工具与DFT技术，而HBM正是这套技术的验证试验场。