三星HBM5基底裸片将采用2nm工艺

三星电子将率先在第八代高带宽内存（HBM5）基底裸片上，采用基于环绕栅极（GAA）的2纳米工艺。

三星电子晶圆代工事业部技术开发负责人Goo Ja-heum表示：“预计HBM5相比前代产品HBM4E，运行速度需要提升50%以上。针对基底裸片，我们已备好顶尖工艺，可同步大幅提升运行速度与能效表现。HBM5基底裸片将采用GAA架构2纳米工艺，并实现集成度更高的硅通孔（TSV）技术。三星将率先在HBM5落地2纳米工艺，巩固自身技术领先优势。”

高带宽内存（HBM）是堆叠核心存储裸片与基底裸片并封装成型的产品。三星电子可提供一站式交钥匙解决方案：存储部门生产核心裸片、晶圆代工部门制造基底裸片，完成生产后统一封装为成品。

Goo Ja-heum副总裁解释：“三星同时覆盖芯片设计、制造、封装全链条。因此从设计初期，存储、晶圆代工等相关部门即可协同研发，围绕运行速度、功耗、散热、良率对芯片设计做针对性优化。同时能够缩短量产成品交付周期，在成本层面同样具备优势。”

他补充道：“三星晶圆代工先进工艺的需求，正从移动端向更多领域扩张。去年我们拿下特斯拉车载2纳米芯片订单，验证了工艺竞争力。以此为起点，多家AI、高性能计算（HPC）、云服务商（CSP）大型客户持续下达订单。”

三星电子在5月29日率先向全球主要客户送出业界首款12层堆叠HBM4E样品，相比SK海力士要早20天。三星HBM4E单引脚稳定运行速率为14Gbps，最高可提升至16Gbps，能够应对日益严苛的数据处理需求。相较HBM4，其速率提升超20%；单堆叠内存带宽最高可达3.6TB/s，可充分释放大语言模型（LLM）与新一代AI系统的运算性能。

三星12层堆叠HBM4E产品容量为48GB，相较上一代产品提升超30%。三星还将根据客户需求，陆续推出8层32GB、16层64GB等不同规格版本，丰富产品矩阵。HBM4E充分整合三星完整的半导体技术实力，沿用HBM4量产阶段打磨成熟的前沿技术，包括业界领先的第六代10纳米级1c DRAM工艺，以及三星晶圆代工的4纳米逻辑基底芯片，保障产品拥有更出色的工艺稳定性与量产能力。

三星对HBM4E的存储及逻辑架构完成设计与工艺优化，进一步提升产品性能、能效与良率。其中，凭借先进低功耗设计与封装结构优化，该产品能效较上一代提升16%，热阻性能改善超14%。以上优化可实现更高效的散热效果，让新一代数据中心在高负载运行场景下，长期保持稳定运转，并降低整体能耗。完成样品交付与相关调试后，三星将结合客户进度启动HBM4E量产工作。

此前三星首席技术官Song Jae-hyuk在内部经营管理简报会上披露，HBM4E可靠性测试良率已超70%；行业普遍将80%及以上良率视作芯片工艺成熟的分水岭，这意味着三星这款新一代高带宽存储产品距离成熟量产标准仅一步之遥。

三星计划为英伟达今年下半年推出的Vera Rubin AI加速器供应HBM4E，同时也将为英伟达定于2027年发布的下一代Vera Rubin Ultra AI加速器配套供货该款存储。与此同时，三星正在迭代优化第七代10纳米级DRAM工艺（D1d）。Song透露，公司计划于今年11月完成该工艺内部生产准入认证（PRA），D1d工艺将成为三星下一代HBM5产品的核心技术底座。