亚2nm关键工艺实现突破，Rapidus 1.4nm落地提速

Rapidus正稳步推进技术路线，计划2027年实现2nm工艺量产、2029年落地1.4nm制程，一项全新技术突破将为其研发目标提供关键支撑。据报道，由日本多所国立大学及各类机构联合组建的尖端半导体技术中心（LSTC），成功研发出面向2nm以下下一代半导体的分析检测技术。

LSTC表示，随着布线线宽持续微缩，传统铜互连工艺瓶颈凸显：布线电阻攀升引发信号延迟、功耗抬升、散热恶化等一系列难题。为此LSTC在新闻稿中指出，本项目选用钌+空气隙（Ru/AG）互连方案，该结构是1nm以下逻辑制程的优选互连路线。本次研发为国际合作项目，由LSTC准会员单位横滨国立大学、电气通信大学联合比利时imec协同攻关。研究探明制程细微偏差对绝缘层使用寿命的影响规律，并以此制定全新设计规范，提升芯片可靠性。

值得一提的是，LSTC与Rapidus缔结战略合作。日本经济产业省（METI）透露，日本正推行双线并行的国家级战略，搭建2nm以下先进半导体本土产业链：LSTC作为开放式研发枢纽，主攻前沿芯片设计、设备与材料技术；Rapidus则承担核心量产制造任务。

核心研究结论

LSTC针对时变绝缘击穿（TDDB，绝缘膜长期使用劣化失效现象）展开深度研究。科研人员搭建专用测试样片，制备线宽10nm超细钌布线结构，布线间设置10～14nm空气隙，对应金属节距20～24nm，在极限工况下完成可靠性验证。

试验采用特制测试结构：两条线宽10纳米的超细钌布线对向排布，布线中间预留空气隙，金属间距（MP金属节距）在20～24nm区间调整，对应空气隙宽度10～14nm。试验在100℃高温环境下施加电压，持续监测直至绝缘膜漏电流急剧飙升，以此测算绝缘击穿寿命。

试验结果证实：布线间距越大，器件绝缘寿命越长。根源在于布线间电场强度降低，绝缘膜承受的电气应力随之减小。除此之外，同一片芯片内部寿命分布不均：晶圆中心区域器件寿命更长，晶圆边缘器件寿命普遍偏短。

为探明该现象成因，研究人员开展布线电容测试与电镜观测，结果显示：晶圆中心位置的空气隙宽度略大，边缘区域空气隙尺寸偏小。这也就明确证实，制造环节产生的纳米级微小形貌偏差，最终转化为布线器件的使用寿命差异。

依托统计分析进一步得出结论：金属节距22～24nm工况下，尺寸偏差是造成寿命离散的首要诱因；而在最精细的20nm节距规格中，仅靠尺寸偏差无法完全解释寿命波动，侧面反映制程难度提升后，芯片局部更容易出现缺陷集中问题。

该成果从量化层面证明，制造过程中纳米级结构起伏会大幅影响钌/空气隙互连寿命；研究首次搭建起寿命波动的统计学预判模型。针对传统评测手段难以覆盖的2nm乃至1nm以下先进工艺，新技术可在设计阶段就纳入可靠性余量，实现精细化可靠性设计。该技术有望成为支撑AI服务器、智能手机高端逻辑芯片同步实现高速化、低功耗、长寿命的底层关键技术。

1nm研发提速，Rapidus与台积电差距缩至半年

此前日本Rapidus CTO Kazunari Ishimaru表示，目标是在1nm节点将与台积电之间的技术差距缩小至约六个月。Rapidus计划2026年启动1.4nm制程工艺研发，量产目标锁定在2029年前后。而台积电1nm工艺有望率先落地台湾中部科学园区厂区，首座工厂预计2027年底完成风险试产，2028年下半年实现量产。

Rapidus计划2026年末流片客户定制的2nm测试芯片，为2027年既定量产目标迈出关键一步。目前美国AI领域企业、日本及欧洲客户的代工订单需求旺盛。

Rapidus 2nm项目最新进展：公司2025年7月在客户交流活动中首次展示可正常导通的2nm晶体管样品，但当时器件性能尚未达标；2025年9月前后启动性能优化迭代，改良推进速度大幅提速。值得关注的是，IBM在美国纽约奥尔巴尼研发基地耗时约一年半完成的研发工作，Rapidus北海道千岁工厂仅用不到两个月就落地完成，研发效率提升显著。

在日本本土半导体产业生态逐步完善的背景下，台积电也持续加码日本建厂布局，2026年2月敲定熊本县3nm先进芯片量产规划，这也是日本本土首条3nm量产产线，项目总投资额约170亿美元。