2nm以下制程悖论

进入2纳米及以下制程，摩尔定律看似仍在延续，但集成度提升反而衍生出各类新问题。理论上，在单块光刻版图尺寸的芯片内集成更多晶体管，能够提升数据处理与内存交互速度。然而理想与现实正在逐步脱节。

长久以来，业界依靠缩小晶体管、金属连线与存储单元的尺寸，持续推进芯片迭代。但到了2纳米及以下节点，这套发展模式难以为继。金属导线极致细化后，阻容延迟成为突出难题；长期作为高速缓存主力的静态随机存取存储器（SRAM），其微缩进度也大幅落后于数字逻辑电路，进而限制了单颗芯片的存储容量。除此之外，制造流程中数百道工序、数十台设备都会引入工艺偏差，导致先进制程芯片的量产良率难以保障。

任何芯片制造工艺都会存在一定偏差，而2纳米节点的偏差问题愈发严重，成因也更为复杂。金属层与衬底不断变薄，容易发生翘曲，致使焊点无法完全导通；为保障芯片可靠性增设的多道工艺步骤，也可能损伤脆弱的互联结构与材料。同时，生产设备、原材料以及晶圆本身也都会带来工艺偏差。最终结果便是：单颗芯片的晶体管与互联线路数量持续增多，但缺陷占比同步走高，制造成本上涨，量产良率下滑。

新思科技工程副总裁Abhijeet Chakraborty表示：“按照预期，尺寸微缩理应带来性能提升、功耗下降以及晶体管密度增加。但关键在于，我们能否真正兑现这些目标？能否实现10%至15%的性能提升、20%至30%的功耗降低？对于追求能效比与高集成度的众多应用场景而言，低功耗极具吸引力，可我们真的能达成目标吗？这背后存在大量挑战与需要权衡的问题，各类现实难题直接影响着芯片良率与可制造性。”

芯片制造工艺始终处在持续优化的过程中。随着工艺逐步成熟，晶圆厂可以放宽先进制程中偏严苛的设计规则，电子设计自动化（EDA）厂商与设备厂商也会针对各节点制定适配规则与特殊例外条款。在技术起步阶段，实现先进制程芯片正常运转本身就是一项工程难题。早期版本往往采用保守设计，搭载冗余晶体管、冗余互联线路，并内置充足的自检测模块，以便在故障发生时重新调度数据与运算任务。

但冗余设计会占用宝贵的芯片面积，削弱性能与功耗优化带来的投资回报。

proteanTecs公司首席技术官Evelyn Landman指出：“在2纳米与18埃节点，设计裕量成为各方争夺的核心资源。裕量需要覆盖工艺偏差、温变与环境影响、负载压力、潜在缺陷以及芯片老化等各类问题。将所有风险统一纳入固定的最坏情况保护裕量，这套模式如今已不再适用。静态裕量不仅会牺牲性能、抬高功耗，也无法应对复杂的实际应用场景。唯一可持续的解决方案，是依托真实负载，高覆盖率、实时监测时序裕量，并在芯片全生命周期内动态管控。我们主张将时序裕量监测作为核心手段，而非借助间接方式评估。”

随着工艺不断成熟，设计裕量可逐步缩减，同时维持合格的良率水平。但自5纳米以下节点开始，尤其是进入2纳米及更小制程后，工艺成熟的周期显著拉长。目前16/14埃节点已进入研发阶段，10埃（等效1纳米）节点的相关工作也已启动，可5纳米之后的每一代新节点，都需要耗费更久时间才能实现高良率大规模量产。

英特尔逻辑技术副总裁兼总经理Ben Sell称：“继14埃节点之后，下一个重要节点是10埃。我们已经启动相关研发，但节点命名并不重要，能否满足客户需求才是关键。我们的研发逻辑向来如此：先确立基础节点，优先配合核心标杆客户完成定义。只要该节点能够满足头部客户的需求，后续对接更多客户时，我们再做小幅适配调整，比如增加若干金属层，或是针对特定产品做细节优化。这类改动都会尽量精简，目的是复用已完成验证的知识产权（IP），避免重复设计。”

业内普遍认为，10埃节点或将成为环绕栅极晶体管（GAAFET）的最后应用节点（不过半导体行业时常突破技术预判）。在此之后，下一代技术大概率是互补场效应晶体管（CFET）。该架构将N型场效应晶体管与P型场效应晶体管，分别在不同晶圆上完成制备后集成。

应用材料旗下Semiverse Solutions首席人工智能官、企业副总裁David Fried表示：“互补场效应晶体管（CFET）是全新器件架构。相比鳍式场效应晶体管（FinFET）与环绕栅极晶体管，它大幅提升了前段工艺的复杂度，结构设计与所用材料都更为多元，各类材料的排布间距也达到前所未有的水平。从平面晶体管、鳍式晶体管到环绕栅极晶体管，N型与P型晶体管始终横向并列排布；而CFET采用上下堆叠结构，这不仅带来巨大的结构设计难题，也催生了全新的互联挑战。举例来说，背面供电网络的设计，必须适配晶体管上下堆叠的布局，而非传统的横向布局。可以说，CFET带来的复杂度会渗透到芯片工艺的方方面面，它绝非只是晶体管架构的一次革新。”

图1：互补场效应晶体管（CFET）结构，图示N型与P型晶体管排布位置。图源：比利时微电子研究中心（imec）

经济格局转变，技术创新提速

人工智能数据中心的大规模建设，从根本上改变了2纳米及以下节点的芯片设计与制造逻辑。从功耗角度来看，制程微缩依旧具备价值，在性能层面的提升则逐步收窄。面对生成式人工智能、智能体人工智能带来的海量数据处理需求，单块光刻版图尺寸的芯片，已无法承载全部运算任务。行业思路随之转变：不再强求所有功能集成于单颗裸片，转而发力芯粒多裸片集成架构，部分芯粒的尺寸甚至可达到完整光刻版图规格。

这一方向也带来了全新的取舍权衡。采用先进封装整合多颗裸片，芯片面积不再是主要瓶颈，但数据调度与传输的难度大幅增加。人工智能运算属于高度复杂的大规模并行运算，运算任务会拆分至不同运算单元，最终再汇总结果。从上世纪80年代IBM推出大规模并行处理技术开始，数据汇总环节就一直是行业难题。

首先，要让所有数据同步抵达指定位置，难度极高。任意一个运算单元出现延迟，或是不同数据通路因负载产生温差、进而出现老化不均，都会拖累整个系统的性能。在20埃及以下制程中，芯粒之间的长距离信号传输会产生更大电阻，导致功耗上升、封装内部温度升高。而不同负载的运行模式，会直接改变封装内部的发热区域，形成热点。热点又会加剧电迁移现象，拖慢甚至阻断数据传输。

proteanTecs的Evelyn Landman表示：“如今，业务负载已成为首要设计约束。不仅要考量运算量大小，更要关注负载的长期运行特征。大语言模型的训练与推理任务，会让芯片各区域承受不均衡的压力。瞬时运算峰值、局部热点、长期高负载，即便是同一款芯片，在不同工况下表现也天差地别。忽视负载特征的设计方案，要么过度保守、性能受损，要么在实际应用中故障频发。”

当下主流芯片普遍以中介层连接各类芯粒。细间距金属连线需要在更长距离内传输海量数据，这也倒逼行业在材料与工艺上持续革新。先进制程需要全新材料与工艺，一方面提升电子迁移效率，未来还要进一步实现光子高效传输，满足先进封装内部、封装之间的长距离信号传输需求；另一方面也要强化结构稳定性，改善2.5D、3.5D封装的翘曲问题。

应用材料的David Fried谈道：“材料创新从未停歇，从高介电常数栅介质、绝缘介质、金属栅极，到用于应力调控的锗硅材料，迭代不断。以往逻辑晶体管领域，每十年才会出现几次重大材料革新。而如今我负责逻辑器件、DRAM、NAND闪存、特种芯片及先进封装等多条业务线，材料创新几乎常态化。目前NAND、DRAM的字线以及底层逻辑互联线路，正逐步从钨材料转向钼材料；钴转钌的进程虽稍晚，但也会在底层互联与布线等特定场景落地。这类材料更迭会贯穿逻辑芯片、存储芯片、先进封装等多个领域。集成光子学也是一大热门方向，行业探讨多年，人工智能系统的爆发更是加速了相关技术落地。集成光子学所用材料体系十分复杂，后续也将迎来多轮材料迭代。”

进入极小制程后，规模效应与工艺稳定性愈发关键。早在2008年，为提升单晶圆裸片产出量、对冲不断上涨的研发成本，半导体行业便着手推进300毫米晶圆向450毫米晶圆过渡。但由于当时受益企业有限，该计划在2017年宣告终止。

如今市场环境已然改变。英特尔晶圆厂、台积电、三星晶圆厂、日本Rapidus四大先进制程晶圆厂相继入局，叠加人工智能催生的海量高性能芯片需求，行业格局彻底改变。

单纯提升芯片主频的路径已走不通，过高频率会导致芯片过热。因此，芯粒多裸片架构成为行业主流选择。想要最大化芯粒制造的经济效益，相比传统300毫米圆形晶圆，矩形大板是更优方案。这一思路和当年研发450毫米晶圆一脉相承，但形态与规格完全不同。矩形大板的裸片产出量远高于圆形晶圆，工艺标准化难度也更低，无需再在圆形晶圆上极限压榨可用面积。英特尔实验室还提出了大板级芯片方案，借鉴Cerebras公司的晶圆级芯片思路，进一步打造500毫米×500毫米全尺寸大板。

不过这项变革挑战巨大，整套生产设备、晶圆流转方式都需要重新设计，落地难度极高。同时，机械应力会让工艺偏差的高发区域，从传统圆形晶圆的边缘，转移至矩形大板的中心位置。

Rapidus封装技术现场首席技术官Rozalia Beica表示：“短期内，圆形晶圆仍会主要用于制作2.5D硅中介层。但受限于光刻版图尺寸，行业整体正逐步转向大板生产。大板的产能优势十分突出，具体方案会结合中介层与封装产品的尺寸而定。未来晶圆厂将同时完成硅片制造与封装工序，无需跨厂区、跨地区流转加工。片上晶圆架构适配混合存储产品，而面对不同规格的器件，裸片贴晶圆方案会更为适用，当然其技术难度也更高。”

图2：芯粒封装架构演进（包含2D、2.5D、2.xD、3D架构，附剖面结构与封装示意图）。图源：Rapidus

定制化需求持续攀升

先进制程的推进，核心驱动力来自资金雄厚的企业。这类企业愿意投入资源，打造适配自身业务与数据类型的定制化芯片。

Rapidus推出的裸片贴晶圆、裸片贴大板方案，可在2纳米基础电路架构之上实现灵活定制；英特尔晶圆厂将基础电路集成至底层金属层，通过增设金属层与互联桥接结构，提供定制化能力；台积电依托NanoFlex技术，优化标准单元架构以提升设计灵活性；三星则计划推出定制化高带宽内存（HBM），从存储维度优化芯片性能。各大晶圆厂都会探索最适合自身的技术路线，最终大概率会采用多种方案融合的模式。

proteanTecs的Evelyn Landman说道：“通用技术平台会长期存在，但深度定制化需求也不会消失。不同应用场景对性能、功耗、成本的取舍标准各不相同。定制化程度越高，就越需要快速打通设计目标、芯片实测表现、封装特性与系统运行状态之间的数据关联。这套闭环优化体系，也是先进制程从早期试点走向规模化应用的关键。”

数据调度、分类与高速传输是重中之重。在传统平面片上系统（SoC）中，芯片内部跨区域信号传输速度，要快于通过中介层向外传输的速度。想要在先进封装中实现同等速率，全三维集成电路（3D-IC）是可行路径。通过合理布局，全三维集成电路可缩短核心数据的传输距离，甚至优于平面片上系统。目前业界已开始尝试将逻辑层堆叠在高带宽内存阵列下方，但堆叠DRAM能否达到接近SRAM的性能，仍有待验证。受散热、工艺偏差等问题制约，全三维集成电路在其他场景能否实现成本可控，目前也尚无定论。

集成光子学有望成为过渡阶段的最优解。在玻璃基板中嵌入光波导技术，可在几乎不增加发热量的前提下，大幅提升数据传输速度。该技术的难点在于玻璃基材易碎裂、狭小空间内的光电信号转换，以及温度变化引发的光信号偏移。有利的一点是，玻璃与硅的热膨胀系数基本保持一致。

光学技术的应用场景还在不断拓展。先进光刻掩模制备技术，能够在晶圆上高精度印制各类多边形、曲线图形。

英特尔的Ben Sell表示：“我们正在重点研究曲线光刻技术。这项技术利弊并存：曲线图形的计算设计成本更高，但光刻精度也会显著提升。最终是否采用，取决于产品对精度的要求，毕竟精细化调校会带来额外开销。”

高数值孔径极紫外光刻（High-NAEUV）是另一大技术方向。“英特尔18埃节点已支持极紫外光刻单次曝光，实用性很强。后续进入新一代节点，低数值孔径极紫外光刻需要多次曝光，而高数值孔径极紫外光刻可实现单次曝光，以此简化工艺流程。目前我们正针对英特尔14埃节点开展相关研发，设计规则同时兼容两类光刻方案。长期来看，若能用单次曝光的高数值孔径极紫外光刻替代原有多次曝光方案，就能简化产线、降低成本。对于14埃节点，我们会保留技术选择空间，现有工艺可依托低数值孔径方案落地，高数值孔径则作为降本增效的备选路线。”

多裸片架构中混搭不同类型标准单元，也是降本的有效方式。新思科技的Abhijeet Chakraborty提到：“知识产权（IP）是芯片设计的核心，各类IP都会针对2纳米等先进节点完成专属优化。混合设计模式下，设计人员可以自由搭配不同标准单元，比如将高性能单元、低功耗单元、高集成度单元组合使用。如今标准单元的品类愈发丰富，也对设计工具提出更高要求，需要智能选型以实现综合收益最大化。如果为了满足人工智能高性能计算的严苛指标，全程选用高性能单元，就会造成功耗及其他指标的恶化，因此单元混搭策略至关重要。”

总结

元件混搭、异构集成，让行业重心从单纯的逻辑电路微缩，转向数据传输优化。这类超越传统摩尔定律范畴的设计思路，是人工智能、高性能计算数据中心达成性能目标的唯一路径，未来也将支撑高性能边缘计算的发展。同时，该模式充分沉淀了半导体行业数十年的制造经验，多数场景下还能缩短产品上市周期。

应用材料的David Fried总结道：“我们依旧沿用平面加工思路，将晶圆送入设备完成曝光与制程处理。每一道工艺都有对应的参数、偏差范围与检测标准，这些特性会作用于所有芯片架构。未来工艺步骤、参数、性能指标还会持续增多。尽管管控各类偏差、分析其叠加效应与作用节点的运算量大幅提升，但其底层逻辑并未改变。早期技术简单时，我们依靠人工运算，再逐步搭建简易工具辅助分析。如今工艺与参数日趋复杂，必须依托先进平台、物理模型与虚拟硅片技术完成海量运算，保障研发与制造有序推进。”