200nm间距晶圆混合键合关键突破，套刻精度刷新纪录

在2026年IEEE电子元件与技术会议（ECTC）上，研发机构imec携手半导体制造设备与工艺解决方案企业EV Group（EVG），共同展示了200纳米铜互连焊盘间距的高稳定性、高良率晶圆对晶圆混合键合技术。该技术在具备可布线互连结构的测试样片上完成验证。

依托EVG顶级晶圆键合设备，本次试验还实现了铜焊盘对准精度的历史新高。双方计划持续推进晶圆对晶圆混合键合技术路线迭代，以此支撑逻辑层堆叠、存储与逻辑异质堆叠等超高互连密度应用场景，这也是imec提出的CMOS 2.0微缩架构的核心发展方向。

基于CMOS 2.0架构打造的新一代计算系统，正推动晶圆对晶圆混合键合技术向200纳米互连间距目标演进。在该架构下，SoC被拆分为多个异构功能层，再通过三维互连技术重新集成。根据不同应用需求，CMOS 2.0可将片上系统的逻辑部分划分为高驱动逻辑层与高密度逻辑层。这类逻辑层之间的堆叠场景，对互连密度有着极致要求，唯有最先进的晶圆对晶圆混合键合技术才能满足。

此次imec完成验证的200纳米间距晶圆对晶圆混合键合技术，所用两片晶圆在键合前，均已预制四层可布线互连结构。在整片300毫米晶圆范围内，所有裸片的铜焊盘键合后套刻偏差均控制在40纳米以内，该成果为全球首创。EVG旗下新一代混合键合与熔融键合设备GEMINI FB，是实现这一业界顶尖套刻精度的关键，而高精度对准也是保障高电性良率的核心前提。

imec院士、三维系统集成项目负责人Zsolt Tokei表示：“本次窄间距混合键合技术取得突破，源于我们对整套混合键合工艺流程中所有关键环节的协同优化。其中包括采用imec率先研发的氮化硅碳（SiCN）作为介电材料，以及键合前的化学机械抛光（CMP）工序。我们对抛光工艺进行优化，在整片晶圆范围内实现高度均匀性，不仅可打造极致平整的介电层表面，还能将铜焊盘的凹陷量精准控制在数纳米级别。结合EVG晶圆键合设备带来的超高套刻精度与稳定性，再辅以优化后的铜焊盘设计及键合前光刻修正技术，最终达成了这一成果。”

Zsolt Tokei补充道：“我们将持续优化混合键合工艺，推动互连间距进一步突破200纳米门槛，攻克逻辑层堆叠、存算堆叠等难度极高的应用场景。这需要进一步提升套刻性能，我们也将与EVG深化合作开展相关研发。”

EV Group首席技术总监Paul Lindner称：“我们与imec长期保持合作，这也印证了晶圆键合技术在下一代半导体器件研发中的重要地位。双方三十余年的协作实践证明，设备厂商与imec这类顶尖研发机构深度联动，能够切实推动半导体工艺技术持续进步。未来我们将继续携手，助力新一代器件架构落地，并深化全球半导体产业链合作。”

CMOS 2.0重构半导体研发体系

长期以来，如今支撑大规模人工智能基础设施运转的诸多技术，最初都是为智能手机、传统数据中心网络等领域研发设计。各大云服务商与AI芯片设计企业大多只是将现有半导体技术改造适配，以此满足飞速增长的AI算力需求。

但是，近日imec首席执行官Patrick Vandenameele指出，这种改造适配式发展已然触及瓶颈。行业应当围绕AI系统所需的超高每秒万亿次运算（TOPS）性能指标进行技术定向优化，存储芯片也必须匹配对应应用场景完成定制化升级。

落实到产业层面，这意味着算力、存储、封装、硅光、互联架构乃至AI模型架构之间需要实现更深度融合。imec将这套全新发展理念定义为跨技术协同优化（XTCO），即半导体技术升级不再只依赖传统晶体管尺寸微缩，而是依托多领域技术联动优化实现整体性能突破。

CMOS 2.0 stack

先进芯片系统架构日趋复杂，也在重塑整个半导体产业的合作生态。Patrick Vandenameele表示，半导体行业不仅需要晶圆代工厂、无晶圆设计企业、电子设计自动化厂商与设备供应商深化合作，更要联动大型云服务商与AI架构研发团队协同研发。“我们现已拥有成熟完善的产业生态，但仍需进一步深化与AI架构研发团队、头部云服务企业的深度协作。”

这一行业趋势进一步凸显了imec这类中立研发机构的核心价值，其正逐步成为连接晶圆厂、设备厂商、AI企业与科研院校的核心协同枢纽。

除此之外，产业协同的刚需也推动imec向更高层级的计算架构领域延伸。Patrick Vandenameele透露，imec已在巴黎成立imec.AI-labs，着手开展AI算法硬件适配基准测试，力求深度对接AI软件生态。他强调，此举并非让imec转型研发AI算法，而是搭建桥梁，打通硬件研发与AI应用生态之间的壁垒。业界也愈发清晰地认识到，未来半导体制程升级，必须实现硬件设计与AI业务场景深度适配。