PCIe 7.0：测试和时序工具涌现，生态系统逐渐成型

在最近于圣克拉拉举行的PCI-SIG开发者大会上，Keysight Technologies、Diodes Incorporated和Viavi Solutions分别发布了新的PCIe 7.0产品。随着设备制造商开始采用该标准，现有市场和开发生态系统自然存在一些不足。这三家公司分别针对工程师目前可能缺乏专用工具的领域进行了改进。

Keysight PCIe 7.0 接收器测试应用

对于使用 PCIe 7.0 的硬件设计人员来说，最大的障碍之一是验证接收器能否以 128 GT/s 的速率可靠地接收数据。在早期的 PCIe 版本中，设计人员会手动对接收器进行压力测试，但在 128 GT/s 的速率下，这种手动测试方法已经变得不可行。

Keysight Technologies 发布了一款新的 PCIe 7.0 接收器测试应用，该应用将 M8050A BERT 系列测试设备（包括 M8042A 120 GBaud 模式发生器和 M8043A 错误分析仪）与 N5991PB7A 接收器测试自动化软件结合使用，以实现 PCIe 7.0 接收器验证的自动化。

据是德科技 (Keysight) 称，工程师可以使用 N5991PB7A 无需人工干预即可校准 TP3 和 TP2 接收机应力信号，从而生成一致且可重复的结果，并导出校准报告以供后续处理。该公司设计的这款软件的自动化流程旨在尽早发现接收机的缺陷，避免其导致合规性问题，从而节省后期返工的成本。结合是德科技现有的 PCIe 7.0 发射机测试解决方案，该接收机测试应用程序可为工程师提供从发射机到接收机的端到端物理层覆盖，贯穿整个验证工作流程。

二极管 PI6CG33A06 时钟发生器

构建可靠的 PCIe 7.0 数据链路的硬件设计人员需要严格控制参考时钟抖动，因为 128 GT/s 的速度会放大即使是微小的误差。为了帮助他们，Diodes Incorporated推出了 PI6CG33A06，这是一款六输出时钟发生器，可生成 25 MHz 和 100 MHz 的参考时钟，其 RMS 抖动低于 30 fs。该抖动值远低于 PCIe 7.0 规范规定的 67 fs 最大值，也低于 Intel CK440Q 规范定义的 80 fs 水平。

该公司声称，凭借这种抖动容限，使用该芯片的工程师应该有更大的自由度来设计复杂的电路板，例如在先进的人工智能数据中心中使用的电路板。

Diodes公司PI6CG33A06时钟发生器的框图

除了PI6CG33A06的超低抖动之外，Diodes还采用了其专有的低功耗、高速电流导引逻辑（LP-HCSL）技术，并集成了终端电阻。该公司声称，与传统的HCSL解决方案相比，LP-HCSL可将芯片的时钟相关功耗降低至少50%——这对于高密度AI服务器机架而言至关重要。

该时钟发生器的设计还省去了多达 24 个外部电阻，从而降低了物料成本并释放了宝贵的电路板空间。由于该芯片支持 Intel CK440Q-Lite 规范，Diodes 表示其产品可以帮助设计人员重用现有的服务器时钟架构，同时提高时序性能和整体系统裕量。

Viavi Xgig PCIe 7.0 测试平台

硬件设计人员若要对 PCIe 7.0 进行协议分析，需要能够捕获和解码整个 PCIe 协议栈流量的工具，包括运行在 PCIe 架构上以及基本规范之外的其他协议。Viavi Solutions 的全新Xgig PCIe 7.0 协议分析测试平台正是为此而生，该平台包含分析器、测试器和高性能中介层。Viavi 设计该平台旨在利用熟悉的 Xgig 软件套件（包含 Trace Control、Expert 和 Serialytics）为 PCIe、IDE、NVMe 和 CXL 3.x 及更高版本提供全栈分析。

Viavi Xgig PCIe 7.0 测试平台机箱

除了基本的 PCIe 验证之外，Viavi 还构建了该平台，以应对芯片、外设和系统开发人员在 128 GT/s 数据速率下面临的更广泛的测试挑战。该公司添加了诸如自动调优（用于减少均衡期间的重启次数）、端口分叉（用于并发多实例分析会话）以及 Python API 脚本（用于自动注入错误）等功能。Viavi 表示，该公司是少数几家在 PCIe 合规性测试方面拥有成熟专业知识的测试供应商之一，正是这一优势促使其投入专门资源发展 PCIe 7.0 生态系统。

工程师现在可以访问哪些内容

对于致力于实现 PCIe 7.0 合规性的芯片和系统设计人员来说，来自多家供应商的这些新工具降低了他们对任何单一供应商的依赖，并为业界开展下一代标准的严肃验证工作提供了更广泛的基础。