
从单芯片设计到封装级异构集成的转变正在重新定义半导体行业的现在和未来。大型单芯片集成电路在光刻技术和良率方面的局限性,以及成本和上市时间方面的优势,推动了芯片组解决方案的发展。芯片组架构可以将来自不同工艺节点的多个芯片集成到单个异构封装中。除了成本和良率优势外,芯片组解决方案还极大地提高了设计的模块化程度,从而能够更精确地将各种逻辑集成到单个封装中。
在封装内集成多个芯片是一种由来已久的理念和实践,MCM 和 SiP 已经流行了几十年。然而,这些早期架构并未针对成本或真正的模块化进行优化,不同芯片之间的互连速度较慢,且软件不统一。大约十年前,半导体公司决定克服这些限制:软件被设计成将多芯片架构视为一个统一的系统;专有互连接口(如 Infinity Fabric 和 BoW)降低了互连延迟;单片架构被拆分成模块,并使用不同的工艺节点制造,然后在封装级别进行集成,由此诞生了真正的芯片组(chiplet)。像 UCIe 标准这样的开放接口进一步加速了芯片组在不同 IP 核之间的集成。
传统的二维/水平布局方式将多个芯片放置在有机或陶瓷基板上,由于走线和通孔等特征尺寸在 10μm 到 70μm 范围内,限制了芯片组的互连带宽。先进的解决方案,例如 2.5D 封装,采用硅中介层(通常走线尺寸为 2μm),利用半导体制造工艺制造,作为多个芯片的载体,从而实现高密度互连。这些中介层随后被连接到传统的有机基板上,成为芯片组集成的可行方案。三维封装方案将多个芯片堆叠在一起,并使用硅通孔 (TSV) 进一步提高芯片间的互连带宽,从而将芯片组的带宽和延迟性能提升到了最佳水平。目前的芯片组封装方案结合了 2.5D 和 3D 封装技术,其中 2.5D 封装负责处理核心与 I/O 核心之间的互连,而 3D 封装则专注于逻辑核心与存储核心之间的互连。先进的封装理念与芯片模块化相结合,大大提高了封装级互连密度。
芯片封装内部的数据传输更具挑战性和要求。在最新的工艺节点中,互连线的延迟相对于栅极/晶体管的延迟而言较高。此外,随着导线变细,互连线的电阻 R 增大,更高的数据速率/频率会进一步加剧这种电阻增大。导线密度的增加也会增加互连线的电容 C。RC 的增加会导致芯片封装内部延迟的增加。
在多个芯片之间传输海量数据所需的功耗也在不断增加。诸如采用大型缓存层次结构的局部计算等架构解决方案,通过TSV/3D连接处理核心和内存/缓存,并将计算任务分布在不同的处理单元上,可以缓解这一挑战。此外,对全环栅极晶体管结构和替代铜互连材料的研究也正在蓬勃发展,这将进一步缓解近期互连危机。
芯片互连设计面临的挑战要求具备扎实的电磁学、材料特性、接口专业知识和熟练的布局设计技能。深入了解设计和仿真工具的特性、物理原理和局限性,对于有效应对这些现代挑战至关重要,并能显著缩短产品上市时间。基于这些强大的基础框架,开发了更加动态的流程和方法,从而能够设计出损耗可控、交流瞬态响应更佳、串扰和时延更低的芯片互连。
早期的系统级控制是在单个单芯片内进行的,但如今芯片组的时代要求在封装级实现系统级集成。时钟同步、时钟偏移控制、全封装电源管理、针对功耗高的处理核心和散热能力较弱的I/O核心(分布在同一封装的不同位置)的散热解决方案、硅后验证挑战、互连性能和一致性,所有这些都需要技术精湛且设备齐全的封装设计和仿真工程师。
芯片组成功的关键推动因素在于标准化设计生态系统的发展。诸如UCIe(通用芯片组互连高速标准)等开放标准正在实现不同厂商芯片组之间的互操作性。这为可重用芯片组IP的市场化创造了可能,从而缩短开发时间和降低成本,并促进整个半导体生态系统的创新。
包括在同一晶圆内堆叠晶体管层在内的各个垂直领域的研究进展,有望实现更大规模的器件尺寸缩放。目前,光子学已应用于数据中心,用于在不同模块间传输PB级数据;未来,衬底技术有望推动光学技术在单个封装内的多个芯片间传输数据。玻璃衬底(而非有机衬底)也展现出巨大的潜力,由于玻璃的各向同性特性以及更好的热/结构管理(减少翘曲),在实现大尺寸器件的同时避免良率问题。玻璃通孔也有助于提高互连密度。碳纳米管晶体管研究的成功成果有望将整个行业推向新的高度。未来几十年,相关工具和制造生态系统可能会得到相应的改进。
随着人工智能和异构计算的快速发展,芯片组架构有望在实现特定领域加速器方面发挥关键作用。CPU、GPU、AI 和内存芯片组的模块化集成将使高度定制化的系统能够满足特定工作负载的需求。
目前,人工智能加速器类似于分布式超级计算系统,但封装在单个芯片内。对于此类复杂的集成电路,业界正在采用动态混合解决方案来实现复杂的芯片组。过混合集成、2.5D 和 3D 技术以及创新的局部计算架构,芯片组的互连密度和计算能力正被推向前所未有的高度。集成技术的进步、开放接口和新型材料的出现,使得芯片组技术在当今乃至可预见的未来仍然是复杂系统的可行解决方案。
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