SK海力士HBM4E，采用台积电3nm制程

据报道，SK海力士正考虑在其第七代高带宽内存HBM4E中，负责核心处理的逻辑裸片将主要采用台积电 3 纳米工艺。SK海力士此举旨在将先进工艺不仅应用于HBM堆叠的DRAM颗粒，同时覆盖承担运算任务的逻辑裸片，以此抢占性能优势。

SK海力士今年已量产的第六代HBM产品HBM4，据称在部分性能指标上落后于三星电子。业内人士透露，SK海力士计划在HBM4E的核心裸片（即HBM中堆叠的DRAM部分）采用 10 纳米级第六代（1c）DRAM 工艺，而逻辑裸片则采用台积电 3 纳米工艺。

SK海力士今年向英伟达供货的 HBM4，其DRAM核心裸片采用 10 纳米级第五代（1b）工艺，逻辑裸片则采用台积电12纳米工艺。而三星电子在其HBM4中，核心裸片采用 10 纳米级第六代（1c）DRAM 工艺，逻辑裸片则采用 4 纳米工艺。

SK海力士的策略是，通过在下一代HBM中采用更先进的工艺，大幅提升产品性能。半导体工艺每代都会持续精进，更先进的工艺能够缩小电路线宽，缩短电子传输距离以提升速度，同时降低工作电压、改善能效。尽管SK海力士凭借向英伟达供应最多的HBM4巩固了市场领先地位，但据称其产品在性能方面被评价为不及三星。三星在HBM4中采用了比 SK海力士更先进的工艺，并宣称性能领先，同时实现了业内率先量产。

为扭转这一局面，SK海力士显然加大了投入，决定在HBM4E的逻辑裸片上采用 3 纳米工艺。HBM4 主要依靠成熟工艺保障稳定性，而HBM4E则旨在实现性能上的领先，确立技术优势。

随着从HBM4E开始，按客户规格定制逻辑裸片的定制化HBM市场有望扩大，相关产品可采用多种代工厂工艺。但据报道，SK海力士正力主以3纳米工艺为主，计划向英伟达等核心客户提供性能最强的产品。HBM4E将用于英伟达下一代AI旗舰芯 Vera Rubin Ultra的高端版本。

一位半导体业内人士表示：“针对定制化HBM4E，逻辑裸片会按照客户规格制造，因此 3 纳米、12 纳米等工艺均在考虑范围内。不过，面向市场供应的绝大多数HBM4E逻辑裸片，预计将以 3 纳米工艺为主。”与此同时，AMD与谷歌也已宣布在下一代AI芯片中采用 HBM4E，行业竞争进一步加剧。

关于三星电子HBM4E的进展，今年1月有报道称，三星电子正在研发的下一代定制化HBM4E基底芯片已进入后端设计阶段，标志着该产品的研发工作跨过了中期节点。后端设计是指在寄存器传输级（RTL）逻辑电路设计等前端开发完成后，对实际电路进行布局与连接的物理设计阶段。后端设计完成后，厂商会将最终的设计数据交付给晶圆代工企业，这一环节被称为 “流片”。半导体行业相关人士表示：“三星电子近期在内部制定了全新的HBM产品路线图，并且已经紧急要求合作企业在今年3月前，按照该路线图制定所需产品的供需计划。”

此外，三星电子近日刚公布了HBM5和HBM5E的相关信息，HBM5的核心芯片将采用 1c 制程（第六代10纳米级），而基底芯片正依托三星晶圆代工的2纳米制程进行研发。HBM5E的核心芯片将采用 1d 纳米制程，基底芯片则继续使用三星晶圆代工的 2 纳米制程。黄相俊执行副总裁表示：”随着各类设备的性能持续升级，我们将持续为 HBM5 和 HBM5E 搭载前沿制程工艺。”