联发科卡位ASIC，移动SoC将降级？

此前，AI领域HBM的强烈需求抢占全球DRAM产能，掀起了一场内存领域的真正风暴，同时也对其它DRAM领域造成了冲击。在此背景下，联发科决定将资源从移动SoC部门转向人工智能ASIC，并降低移动SoC部门优先级，也在一定程度上反映出，持续的AI热潮即将在移动芯片领域引发类似的连锁反应。而对联发科本身而言，这一战略调整是否会在未来进一步削弱联发科天玑系列芯片的竞争力。

据台媒报道，联发科已在内部进行资源调度，将手机芯片部门部分人力，转往ASIC、车用等新蓝海，目标直指数据中心与CSP定制化芯片商机。联发科原先ASIC部门，已取得汽车、电信安全SoC等实绩，但相较过往成熟制程，谷歌TPU一举将难度拉升至3纳米，因此，内部资源陆续挪移，从手机芯片部门招兵买马，组件千人规模的客制化IC团队。

联发科在谷歌TPU v7 Ironwood的研发中扮演了重要角色，负责设计其I/O模块，该模块承担着处理器与外设之间的通信功能。这一合作模式与谷歌近年来的典型策略有所不同：此前，谷歌下一代 TPU 的全部设计工作均是与博通公司紧密合作完成的。

随着谷歌下一代 TPU 即将于 2026 年第三季度进入量产阶段，联发科计划深化与谷歌在ASIC领域的合作。谷歌方面计划在 2027 年生产 500 万片这款定制化ASIC，2028 年的产能则将提升至 700 万片。为应对这一波量产需求，博通和联发科均已提高了晶圆开工量。当然，由于谷歌新一代 TPU 采用了台积电的 3 纳米制程工艺，其整体复杂度也有所提升。正因如此，联发科不得不从移动芯片部门抽调资源，组建一支专门团队来推进其在ASIC领域的发展目标。

联发科之所以能在云端ASIC市场站稳脚跟，核心关键在于其长期累积的SerDes（序列器/解序列器）技术实力，是高速运算芯片不可或缺的关键IP，直接影响芯片之间与内存之间的传输效率，也是AI加速器芯片能否有效扩展的基础。联发科现行112Gb/s SerDes DSP采PAM-4接收架构，在4纳米制程可实现超过52dB的损耗补偿能力，仍能维持低讯号衰减与高抗干扰特性，对数据中心与先进封装架构尤为关键。 联发科专为数据中心应用打造的224G SerDes，并完成硅验证（silicon proven），技术成熟度获业界高度关注。

联发科预计，2026 年其人工智能ASIC业务的营收将达到 10 亿美元，到 2027 年这一数字将攀升至 “数十亿美元”。除了谷歌的 TPU 项目外，联发科还正试图争取与Meta达成合作，共同开发定制化ASIC。据业内消息人士透露，联发科目前已将人工智能业务视为其增长引擎的结构性转型方向，这一转型显然意味着移动芯片部门的优先级被下调。

当然，联发科的天玑系列芯片目前仍具备极强的竞争力。高通和联发科均已为其即将推出的旗舰芯片切换至台积电的 N2P 制程工艺，这一工艺能够在提升时钟频率的同时，最大程度降低对能效的负面影响。不过，鉴于联发科目前正主动降低移动芯片部门的优先级，因而无法确定天玑系列芯片的竞争力还能维持多久，尤其是该系列芯片在移动SoC市场本来就从未占据过绝对主导地位，苹果的A系列芯片和高通的骁龙系列芯片一直是该领域的绝对王者。