噪声，芯片“杀手”

噪声对于通信专家来说一直很重要，但它正迅速成为每个半导体设计者都必须应对的问题。一些芯片已经因此受到了影响。

噪声可以被定义为任何偏离理想状态并可能影响预期功能的偏差。就半导体而言，这可能意味着在预期时间可靠地提取信号值的能力，或者器件上的电压保持足够恒定以便能够可靠地创建或感知信号的能力。

在通信领域，噪声通常使用眼图进行分析。这些图表以图形方式显示噪声是否侵入为可靠信号提取所定义的区域。噪声有两个维度——幅度和相位。相位噪声是由信号（特别是时钟）的时序变化引起的。幅度噪声也会导致时钟边沿移出相位（即抖动），从而影响时序。

噪声注入来源众多。在器件层面，它始于偏置温度不稳定性和闪烁噪声，但日益受到关注的噪声源，其影响设计更大部分的能力要大几个数量级。

“随着半导体技术缩放至7nm以下，封装变得更加复杂，电源传输噪声已成为一个重大挑战，”Siemens EDA的3D-IC解决方案工程师Muhammad Hassan说。“更低的电源电压、更高的电流密度和更密集的互连增加了IR压降、电感噪声(L·di/dt)以及跨堆叠裸片的配电网络(PDN)不连续性。如果管理不当，动态电压噪声可能达到标称VDD的5%到10%。”

管理噪声已成为现代半导体设计中最关键和最持久的挑战之一。“随着电源电压缩减至1伏特左右，晶体管密度持续增加，曾经用于吸收电气变化的传统设计裕度已消失殆尽，”Ambiq的品牌、营销和投资者关系副总裁Charlene Wan说。“即使是曾经无关紧要的微小波动，现在也可能危及性能或可靠性。”

电源和信号完整性

在某些情况下，这些问题并不新鲜，但它们所处的背景已经改变。“信号完整性在系统方面已经研究了30多年，”Cadence Custom IC & PCB Group的产品管理组总监John Park说。“我们拥有先进的三维电磁场求解器，可以提取通道非常精确的S参数，并允许你对其建模。然而，如果你是裸片设计师，除非你做模拟设计，否则这整个概念可能很新。我们历史上在裸片方面所做的工作与我们在系统方面所做的工作正在趋于融合。”

当今的前沿芯片正在消耗大量电力，这正带来问题。“噪声是数字设计之上的一个模拟层，”Synopsys旗下Ansys的产品营销总监Marc Swinnen说。“电源线本应是完美稳定的，但事实并非如此，这就是电源噪声。数字模块通常有强烈的瞬时脉冲，会冲击电源。对于模拟设计或数字设计中更敏感的区域，你需要更稳定的电源，因此它们有独立的电源线。”

这会产生其他问题。“目前，在一个复杂的SoC中，你有20或30个电压域，但其中只有2到3个是高电流域，”Fraunhofer IIS自适应系统工程部的部门主管Andy Heinig说。“有核心电压，也许有1到2个高电流的I/O电压。然后你有10或20个消耗微安的电压域，仅用于标准化某些东西，比如PLL。你必须将这些域上的噪声降低到最低水平。但随着先进封装的出现，我们让所有的互连彼此更加靠近，因此我们得到了更多的串扰。问题不在于噪声的绝对水平。而在于我们所有的供电网络（包括关键网络）上都有了更多噪声。当我们让它们彼此更靠近时，这是无法避免的。总而言之，更多的噪声、更多的耦合，这会引发新问题。”

其中一些问题随着先进封装变得更加明显。“在模拟和混合信号设计中，例如DDR PHYs或HBM内存接口，IR压降可能会产生特别严重的后果，”Synopsys旗下Ansys的首席产品经理Takeo Tomine说。“例如，在DDR接口中，终端或驱动电路中的局部IR压降会降低信号摆幅，导致眼图闭合和误码。同样，在HBM设计中，多个高速I/O通道并行运行，即使是微小的电压下降也会破坏时序裕度并导致数据损坏或同步失败。”

其他系统问题也正迁移到封装内部。“当你有一个包含多个元件的系统时，比如PCB，如果一个芯片激活，然后另一个芯片激活，再回到第一个，你可能会遇到功率振荡的累积，”Ansys的Swinnen说。“配电网络中存在谐振频率，如果你以恰当的频率获取电力，你就会得到这些累积的振荡。这些是低频振荡。这在单片器件上是不会发生的。”

随着封装尺寸的增长，这些问题变得更具挑战性。“当你开始使用带有长走线连接到其他裸片的中介层时，电感就可能成为一个大问题，”Siemens Digital Industries Software的产品管理高级总监Joe Davis说。“你确实会遇到谐振。你在3D-IC中开始遇到与传统封装中相同的信号完整性问题。因为你谈论的是更短的东西，比导线更短的走线，所以影响较小。但如今这些东西变得如此庞大，当你看到晶圆代工厂的路线图以及他们计划用数百个裸片组装的系统时，电感和电容就成了重大影响因素。”

受影响的不仅仅是数据中心设计。“对于在阈值电压附近运行的超低功耗芯片，例如为可穿戴设备和物联网边缘设备设计的芯片，这个问题被放大了，”Ambiq的Wan说。“这些SoC为了能效牺牲了电压裕度，这意味着它们天生更容易受到电压降、抖动和串扰的影响。”

多物理场的世界

多物理场问题正变得司空见惯。“从封装角度来看，2.5D/3D集成、扇出和重布线层中介层等先进平台带来了新挑战，”Rapidus Design Solutions的封装技术现场CTO Rozalia Beica说。“模拟模块容易受到电源完整性问题、热梯度和裸片间串扰的影响，所有这些都会降低性能。系统级封装设计结合了射频、模拟和数字组件，这使验证进一步复杂化，需要考虑电磁干扰、热行为和信号完整性的多物理场仿真。”

一些新的电磁耦合问题是以前没有的。“数字系统有有趣的噪声问题，”Keysight Technologies设计与验证业务部总经理Nilesh Kamdar说。“与微波或射频系统相比，它们真是太容易了。随着频率越来越高，一切都是噪声。一切要么对你产生正面影响，要么产生负面影响，但高频问题意味着一小块封装、一小段连接，都可能成为一根天线。如果设计不当，它会从中泄漏信号，并影响旁边的芯片。”

这本不应令人惊讶。Movellus的CEO Mo Faisal在七年前就预测了这一点，当时他说：“你可以拿一个芯片，在它上面放一根导线——真的是在它上面——然后把它连接到示波器上，你会看到与它开关频率一致的噪声。如果一根导线能检测到它，那么3D裸片堆叠也能。这是一个系统级问题，你必须找到方法分散这些噪声，而不是让所有东西都叠加在同一频率上。会有电磁辐射从一个器件传播到另一个器件。这就是像扩频这样的系统技术发挥作用的地方，它允许你分散噪声，使其不会产生干扰。”

其他问题直到最近才被更好地理解。“你不能拿一个5G、6G类型的复杂芯片或封装系统，并根据过去的经验假设它会正常工作，”Keysight的Kamdar说。“现在我们正进入多物理场问题的世界。电磁效应是一个问题。功率泄漏是另一个问题。热效应也是一个问题。有趣的是，这三者是相互作用的。在较高温度下，电磁特性会发生变化——或者说，较高功率的影响会导致热影响。所有这些东西都在对你不利。现在你正试图分析一个你以前可以忽略的多物理场问题，因为系统之间距离足够远，并不会真正产生太多相互作用。现在你绝对必须处理它们。这对我们来说是一个勇敢的新世界，一切都是多物理场的。随着我们转向更密集的技术，如芯粒，以及更高的频率，如毫米波，我们必须以不同的方式来管理这一切。”

一些新效应正在影响现有问题。“随着客户不断提高频率，他们希望为其时钟抖动和时钟不确定性建立更好的模型，”Synopsys的高级产品经理Manoz Palaparthi说。“这些效应在设计中一直存在，客户会增加一些裕度来抵消这些效应。但现在，老化已成为一个令人担忧的问题，人们需要同时了解‘新鲜’的时钟抖动和‘老化后’的时钟抖动。两年后，我的时钟结构会如何表现？占空比失真会更严重，还是抖动会发生变化？”

分析验证

噪声给验证带来了越来越大的负担。“像HBM这样的电路，将深度交织的模拟和数字领域结合在一起，使得验证的范围更广，也更关键，”Synopsys的首席产品经理Karthik Koneru说。“回归测试套件现在包含数千项测试，不仅要求功能正确性，还要求在工艺角、噪声条件和时序场景下具有高精度。这个挑战是严峻的。你需要模拟验证的精度，同时又不能牺牲数字规模回归所需的速度。”

这种影响也是实实在在的。“包含AMS内容的SoC，其首次成功率通常比纯数字SoC低10%到15%，”Rapidus的Beica说。“这种差距通常是由于边界情况覆盖不充分、建模不足，或者集成问题（如电源域冲突和衬底噪声）造成的。”

分析方法可以结合静态和动态IR压降仿真、电-热PDN建模以及片上电压传感器，以捕捉整个频率范围内的瞬态压降和谐振行为。“可以在硅、封装或电路板层面减轻噪声及其影响，”Siemens的Hassan说。“在硅层面，可以采用更宽的电源轨、更多的过孔、去耦电容，以及电流感知布局规划和自适应电压缩放等全局优化策略。在封装或电路板层面，设计者可以利用分层去耦（裸片、封装、PCB）、低电感电源/接地平面、优化的PDN阻抗，以及在负载附近放置高效VRM。”

模型验证已变得重要得多。“我看到大量时间和精力花在模型验证上，如果不做，那么你的整个基础都是错的，”Siemens的AMS产品管理和营销主管Sathish Balasubramanian说。“在你的验证中，你突然发现PLL的时钟抖动大得多，或者你的PLL并没有真正产生你想要的始终。这里面有很多细微差别。模型验证已成为一个巨大的痛点。”

也许最大的问题是，许多噪声故障属于静默数据错误的范畴，其根本原因无法确定，并且极难复现。“在低功耗设备中，这些故障可能不会表现为系统崩溃，”Wan说。“相反，它们可能被视为可靠性漂移、传感器计数错误、蓝牙数据包丢失，或导致电池寿命缩短的额外电流消耗。”

对团队的影响

这些不仅仅是技术问题。它们也带来了组织上的挑战。“我们需要对可接受多少噪声有新的理解，”Fraunhofer的Heinig说。“随着芯粒和先进封装的出现，我们会遇到更多问题。在电源方面，我们需要更多仿真来避免IR压降，尤其是在不同工作负载下。这是一个大问题，因为如果我们将所有东西集成得更近，我们就会开始看到域重叠的问题。工程师把所有东西都分成了不同的域。我们有电源域。电源域有自己的模型，他们能够解决那些问题。现在我们把所有东西都拉得更近，我们有了更多的相互作用。这意味着工程师们必须协同工作，但他们说的‘不是同一种语言’。”

每个人都必须学习新技能。“作为一名数字IC设计师，我过去从未想过我需要3D电磁求解器来搞清楚发生了什么，”Cadence的Park说。“现在你需要了。我是一名封装设计师。我从不知道我需要做形式DRC。嗯，现在你需要了。这是系统设计工具和专业知识，与裸片设计工具和专业知识的融合。我们谈论的是数字，显然，在模拟或射频方面。他们对电磁学非常熟悉。我们关注的重点是如何整合这些流程，这样你就不必为了在你需要使用的工具之间切换而‘跳过一堵10英尺高的墙’。”

可能的解决方案

噪声可以使用现有工具进行管理。“在前端，我们可以通过RTL设计选择间接影响噪声，例如活动平衡、时钟门控和电源域控制，”ChipAgents的CEO William Wang说。“但最小化IR压降和电源完整性噪声的真正杠杆在于后端，其中电源网格设计、去耦策略和封装布局决定了实际的噪声行为。展望未来，AI代理可以在后端优化中发挥重要作用，通过自主分析EM/IR仿真，从过去的签核数据中学习，并建议布局或去耦电容放置的改进，以减少电压降热点并优化跨芯片和封装层级的配电效率。”

随着问题变得更糟，人们花费更多的时间和精力来寻找长期解决方案。一个正在考虑的领域是增加片上电压调节器的采用。“集成电压调节器的瓶颈在于开发磁性元件，使你能够将这些磁性组件集成到封装内部，”Empower Semiconductor的客户应用工程总监Luca Vassalli说。“开关调节器需要电感器才能高效运行，这些电感器需要存储能量并且尽可能高效，以免消耗过多功率。为了使它们变小，你必须提高转换器的开关频率，并且在尺寸变小的情况下仍保持非常高的效率。”

“这有缺点，”Heinig说。“这意味着额外的面积，也意味着额外的成本。而且目前还没有必要，因为你已经能够通过正确设计封装，使用分离和屏蔽来避免关键电源从其他信号中获取噪声。但是通过使用内部电压调节器，也许可以避免复杂的仿真。即使你在电源上引入了噪声信号，它在内部被调节了，你可以非常确定你的PLL（例如）得到的是一个无噪声的单一网络。也许这是一种避免复杂仿真的技术解决方案，因为你用不同的方式解决了它。老方法是避免电源上的噪声。现在我们有了一个内部滤波器来滤除噪声。但你只有在真正需要的时候才会采用新方法，因为在一开始，它会带来不确定性，而且可能还会有其他地方出错。”

不幸的是，这主要归结为收紧工程纪律。“没有设计可以消除噪声，但可以通过仔细的架构和实施来减轻它，”Wan说。“你的思维模式很重要。将芯片、封装和系统视为一个集成的PDN设计挑战，将有助于从一开始就构建噪声更小的芯片。异构集成、更密集的封装和近阈值计算的趋势只会让噪声变得更‘吵’，更难管理。对于超低功耗系统而言，控制住噪声就意味着节省了额外几周或几个月的电池寿命。”