武汉新芯总经理孙鹏：谈混合键合

10月11日，在第三届集成芯片和芯粒大会上，武汉新芯集成电路股份有限公司总经理孙鹏围绕基于混合键合的三维集成制造工艺展开深度分享，系统剖析了该技术的发展趋势、关键工艺挑战、三维集成系统设计流程及工艺设计协同中的机遇与难题。

我们在报告中捕捉了几个关键信息：

• 封装级与晶圆级的三维集成协同发展，在算力密度、高效互联、功能集成、性能提升等方面不断创新，推动产业技术升级，满足人工智能的硬件需求；

• 晶圆级三维集成技术需要大量设备、材料及工艺创新，以解决复杂结构的应力匹配、低热预算及系统良率问题；

• 存算一体不断推动新的工艺+产品形态；

• 2D/3D制造和EDA工具的开放融合有助于加速和优化三维集成设计流程，降低设计成本，加速高性能芯片占据市场；

• 产业化过程中，通过冗余设计、可测性设计和结构优化等方面的工作，提高可靠性、优化成本也是至关重要的课题。

然而，硬件芯片算力提升正面临挑战。孙鹏在会上提出芯片算力计算公式：芯片算力↑=晶体管密度↑（制造工艺）x芯片面积↑（集成面积）×算力/晶体管↑（计算架构），即需从“更小尺寸、更大面积、更直接架构”三个维度提升算力。

但当前先进逻辑工艺、存储技术逐渐逼近物理极限，迭代速度放缓，性能收益减小，成本投入却显著增加，传统技术路径已难以满足算力持续增长的需求。

目前，基于混合键合的三维集成技术已在多个领域取得成功应用，包括3D SOC处理器、近存计算、高带宽存储、高速数据传输等。不过，三维异构异质集成系统架构具有高度定制化、复杂的特点，孙鹏强调，必须依赖STCO（系统设计与工艺技术协同）联合设计开发，才能实现其极致性能。而STCO的实现则需要生态链上下游紧密合作，以三维D2D设计流程为引导，以跨尺度仿真能力及仿真工具融合为基础。

从技术路径来看，三维集成主要分为器件级的三维立体结构与系统级的三维异构芯粒集成。器件级突破主要通过微缩器件尺寸与提高晶体管密度实现，但当前性能收益放缓，且成本、良率、可获得性方面的挑战不断增加；系统级集成则以三维异构方式增加体密度，通过多芯片重构与集成，在平衡成本（7nm及以下工艺成本可减少13%～50%）的同时提升系统性能。两类路径面临共同问题，即材料突破、功耗与散热控制、工艺精度（光刻、表面态、原子级加工）的提升。

在集成规模与架构创新方面，传统2D SoC单核性能频率提升放缓，已转向多核并行，但最大面积受曝光尺寸限制（1×R 858mm²）。而三维集成可显著提升计算系统集成规模，搭配计算芯片片上优化、近存计算、大带宽数据传输、创新架构与算法等架构优化手段，能进一步释放算力潜力。

晶圆级三维集成技术的工艺与设计协同挑战

三维集成根据连接层级可分为PCB/板级I/O连接、裸片I/O连接、电路级（IP/Sub-IP/Standard cell）及晶体管级互联。随着连接密度指数级增加，制造工艺正从封装级向晶圆级逐步演进。在高性能应用领域，晶圆级集成的需求及占比正逐步上升，推动三维集成向更多元方向发展。 

从功能集成来看，三维集成实现了从存算分离到存算一体的转变，器件形态不断扩展，涵盖DRAM/SRAM/NVM embedded/HBF/Emerging等多种类型；从工艺发展来看，集成工艺成分持续增加，从最初的接口互联逐步延伸至层间互联，再到器件互联，从而推动工艺和材料的定向创新。 

设计流程与仿真挑战

三维集成技术需要高度的系统设计与工艺技术协同（STCO），才能实现极致性能和稳定可靠的工艺实现，这对设计流程提出了较高要求。在设计仿真方面，主要面临跨尺度、多物理场仿真以及2D/3D联合仿真两大挑战。

跨尺度多物理场仿真挑战集中在应力与热仿真，由于三维集成结构与材料特性复杂、堆叠层数多，导致应力/应变作用复杂，同时功率密度增加，散热路径复杂，有源层空间热耦合增强。应对这一挑战需实现跨尺度结合，通过全局快仿、局部弱点仿真、特定位置仿真优化等效模型，但目前对于布局结构应力弱点搜索，仍缺乏chip GDS level的算力与精度平衡的仿真工具，且需要热感知的空间布局优化工具支持block布局、走线、堆叠设计迭代。

信号完整性与互联建模挑战源于三维集成3D立体布局布线复杂度增加，互联距离较intra-die增加，需为D2D I/O连接方式与直连方式建立不同设计流程与仿真工具库，开展TSV垂直并行通道的R/L/C模型与损耗分析，以及3D与2D的联合仿真（3D TSV/RDL/HB与2D routing耦合分析）。

此外，2D/3D联合仿真挑战则需要实现跨Fab、跨工艺节点的PDK（工艺设计套件）融合，以提升集成系统性能。这就要求推进三维EDA生态建设，实现不同EDA工具的Design kits与Design database融合，减少PDK的重复开发与维护，提升设计效率。

关键工艺挑战

三维集成技术的关键工艺挑战主要集中在大带宽垂直互联、大面积水平互联与扩展堆叠高度三个方面。

在大带宽垂直互联领域，键合需突破对准精度、低温键合、键合良率及可靠性难题，TSV/uTSV则须具备良好机械特性与低插入损耗。大面积水平互联领域，硅转接板需解决多层厚铜应力、光罩拼接工艺、缺陷控制与可测性问题，有源硅转接板需实现MIM电容ESD、IPD、功率调控的嵌入及KGD重构晶圆技术突破，有机转接板/扇出需攻克多层高密度RDL、大带宽硅桥、应力匹配难题，同时还要探索硅光转接板的发展路径。在扩展堆叠高度领域，需要做好多层堆叠应力管理（控制常温与高温应力应变）、提升多层键合良率（解决边缘Roll-off、晶边缺陷控制、对准补偿、重构晶圆平坦化问题），并开发低温（<250℃）材料与工艺以满足低热预算需求。

针对FE三维集成涉及多样化chiplet和异构工艺整合、需支持客制化架构的需求，孙鹏在会上提出武汉新芯的XMC 3DLink解决方案。不同于传统制造工艺的标准技术平台，该方案以“灵活架构+标准工艺模块”为核心，支持灵活架构及标准工艺模块选项，能够助力客户快速实现设计落地与产品导入。