6000万美元！意法半导体投资面板级封装

意法半导体（ST）宣布，将在其位于法国图尔的工厂建设一条用于下一代面板级封装（PLP）技术的新型试验生产线。该公司计划投资6000万美元建设这条新生产线，预计于2026年第三季度投入运营。

PLP技术是一种将多个IC封装在单个大型矩形基板上，而不是单个圆形晶圆上的方法，这增加了可同时处理的IC数量，从而降低了成本并提高了产量。

面板级封装已被证明有助于降低智能手表、电源管理IC (PMIC) 和物联网设备等小型设备的生产成本。意法半导体 (STMicroelectronics) 用扇出型重分布层 (RDL) 取代了四方扁平无引线 (QFN) 封装中的引线框架，从而提高了生产效率并降低了生产成本。与通常与高性能计算相关的 2/2µm 前沿重分布层特性相比，此类设备所需的 RDL 线宽/间距要小得多，例如 10/10µm。

意法半导体计划利用其位于马来西亚的第一代PLP生产线及其全球技术研发网络，开发下一代PLP技术，并将其PLP应用扩展到包括汽车、工业和消费产品在内的各种产品。

意法半导体质量、制造和技术总裁Fabio Gualandris解释说：“我们在Tuol工厂开发PLP技术旨在推进这项创新的芯片封装和测试制造技术，提高效率和灵活性，使其能够广泛应用于射频、模拟、电源和微控制器等各种应用。一个由制造自动化、工艺工程、数据科学与分析以及技术和产品研发领域的多学科专家组成的团队将合作开展该项目。这是一项更宏大的战略计划的重要组成部分，该计划的重点是异构集成，这是一种可扩展且高效的芯片集成新方法。”

意法半导体的PLP技术专注于直接铜互连（DCI）。DCI取代了传统的连接芯片和封装基板的导线，利用高导电性的铜将IC与面板基板进行电连接。与传统的使用焊料凸块（可能不可靠）的方法相比，DCI实现了卓越的性能。

意法半导体解释说：“这种无线直接连接技术通过降低功率损耗（例如电阻和电感）、改善散热性能并缩小封装尺寸来支持新产品开发，从而提高整体功率密度。” PLP-DCI还支持在系统级封装（SiP）中集成多个芯片。

意法半导体的研发团队一直致力于原型设计和扩展该技术，现已实现最先进的 PLP-DCI 工艺，使用 700x700mm 大面板，并在高度自动化的生产线上实现每天超过 500 万台的量产。

台积电等半导体厂商正在加快推进面板级扇出封装（FOPLP）技术的研发，这一新型封装技术正在快速获得行业关注。

据中国台湾《工商时报》报道，供应链消息显示，目前 FOPLP 机台已经出货，客户导入测试良率达九成，但大尺寸应用仍处于“验证及小规模试产”阶段，量产尚需考虑风险与成本。所谓的面板级封装（PLP）则是相对于晶圆级封装（WLP）来说的，就是之前采用晶圆作为载板的封装改为采用面板作为封装的载板。这些载板的材质可以选择金属、玻璃和高分子聚合物材料。

《工商时报》介绍称，FOPLP 的关键在于以方形面板取代晶圆，相较晶圆级扇出封装（FOWLP），FOPLP 采用矩形载板，600×600 毫米面板面积超过 12 英寸晶圆的五倍以上，利用率也可从约 57% 提升至 87%，从而降低单位成本并提升生产灵活性。

业界正采取“双轨”路径推进。一方面，FOPLP 已进入小规模量产阶段，群创光电与力成科技率先用于封装电源管理芯片（PMIC）及电源元件等小型芯片。另一方面，台积电则发展自有的 CoPoS（晶圆级面板封装）方案，目标是为英伟达、AMD 等大型 GPU 应用提供支持，但试产仍有瓶颈。

目前，FOPLP 所用载板以金属或玻璃为主，主流尺寸包括台积电的 310×310 毫米、力成的 515×510 毫米、日月光的 600×600 毫米，以及群创的 700×700 毫米。报道称，力成在部署新一代激光与点胶设备后，试产良率已达 90%，预计明年可提升至 95% 以上。

在技术布局方面，台积电已设立专门的 FOPLP 研发团队与产线，并投资 PLP（面板级封装）及 TGV（穿玻璃通孔）以推动玻璃基板的发展。原定 2027 年量产的时间表，供应链消息显示有望提前。

另外，台积电今年 8 月确认将在两年内淘汰 6 英寸晶圆产能，并整合 8 英寸产能以提升效率。据《自由财经》报道，台积电晶圆二厂（6 英寸）和五厂（8 英寸）是否会转用于先进封装尚待评估，但业界传闻台积电可能将其改造为 CoPoS 产线。