台积电CoWoS，产能利用率出乎意料

据报道，台积电（TSMC）的先进封装技术CoWoS产能利用率仅为60%。这种供需失衡的状况令供应链感到困惑。

台积电的CoWoS先进封装产能主要分布在中国台湾地区的多座晶圆厂。此外，位于南台湾科学园区（STSP）的原群创（Innolux）AP8厂区也正在进行扩建和改造。

最新且规模最大的先进封装基地是嘉义AP7厂，计划建设八座厂房，但主要重点并非CoWoS。其中，P1厂专用于苹果的WMCM生产线，P2和P3厂专注于SoIC，而面板级封装“CoPoS”初步计划用于P4或P5厂，目标是在2029年上半年实现量产。

先前的预估显示，台积电近年来已加速CoWoS封装产能的扩张，其中超过一半的产能分配给了英伟达。AMD等其他ASIC芯片客户也增加了投片量。预计到2025年底，月产能将达到6.5万至7.5万片，到2026年底将增至约10万片。产能扩张的动力包括AP8厂以及即将在美国设立的AP9和AP10厂。

供应链内部人士认为，这种情况可能是由于台积电的快速扩张超出了实际需求，或是英伟达及其他ASIC客户的投片量出现了短期调整。

尽管AI需求依然强劲，且台积电对AI的长期增长前景持乐观态度，但有迹象表明，其在CoWoS设备采购方面的支出已有所节制。在完成通常覆盖六个月到一年的现有订单后，先进封装供应商的新订单增速可能会放缓。

行业消息人士指出，设备供应商通常是滞后的经济指标。例如，在AI需求初次激增时，台积电曾改造龙潭的InFO生产线，用于在南科生产CoWoS，因为部分设备可以共用。然而，由于对长期AI需求的不确定性，最初的设备订单规模不大。直到第二波需求加速增长时，台积-电才下了大量后续订单，显著提升了设备供应商的销售额。

如果报道中60%的CoWoS产能利用率属实，这表明近期先进封装设备的采购可能会放缓，有待嘉义和美国新厂释放新订单。

美国先进封装厂，明年动工

据供应链透露，台积电在美国的首座先进封装厂计划浮出水面，预计将于明年下半年动工。这座工厂将专注于SoIC和CoW技术，而后段oS部分则可能委托Amkor完成。台积电的美国先进封装厂选址在亚利桑那州，与正在建设中的P3晶圆厂相连，未来将率先导入SoIC技术。

在AI需求的强劲推动下，台积电正加大对美国的投资力度，总投资额高达1650亿美元，涵盖6座先进制程厂、2座先进封装厂和1座研发中心。目前，首座晶圆代工厂已正式量产，良率与台积电在中国台湾的工厂相当。AMD CEO苏姿丰透露，今年底将收到首批由台积电美国厂生产的芯片。

消息指出，承包商已开始招募CoWoS设备服务工程师，为未来机台安装与维护做准备。半导体业内人士表示，SoIC技术通过中介层整合芯片，已被应用于AMD的MI350产品，并可能用于苹果M系列芯片。这一技术的引入旨在满足日益多元的客户需求。

IC设计业者分析称，AMD下一代EPYC处理器“Venice”将采用台积电2nm制程与SoIC封装技术；英伟达（NVIDIA）预计明年推出的Rubin平台也将采用SoIC设计，通过异质整合方式实现性能与成本的平衡。至于CoWoS封装，将根据客户需求分为S/L/R版本，后段oS制程将交由外部封测厂完成。

厂务业者表示，随着P3厂建设加速，美国AP1封装厂预计明年下半年启动建设，相关机台最快将在2029年完成移机与安装。业界看好，湿制程设备供应商弘塑、辛耘、万润等企业将从中受益，抢占高阶封装市场新机遇。不过，台积电的核心技术仍优先在中国台湾量产，待技术成熟后才会转移至美国。

CoWoS的技术意义

CoWoS封装技术是一种先进的芯片级封装技术，能够实现芯片之间的互联互通，提高芯片的性能和可靠性。通过利用硅通孔（TSV）和微凸块，与传统的二维封装方法相比，CoWoS可缩短互连长度、降低功耗并增强信号完整性。

CoWos的全称是Chip on Wafer on Substrate，通过在一个中介层（Interposer）上集成多个芯片（处理器和存储器）：就是先将芯片通过Chip on Wafer（CoW）的封装制程连接至硅晶圆，再把CoW芯片与基板连接整合成CoWoS，达到减小封装体积小的效果。

以前的系统面临内存限制，而当代数据中心则采用高带宽内存（HBM）来提高内存容量和带宽，CoWoS技术可在同一集成电路平台上实现逻辑SoC和HBM的异质集成。这种集成对于AI应用尤为重要，因为在AI应用中，大规模计算能力和快速数据访问是最重要的。CoWoS将处理元件和内存元件就近配置，最大限度地减少了延迟，提高了吞吐量，从而为内存密集型任务带来前所未有的性能提升。