CMOS2.0，颠覆者

五十多年来，半导体行业一直依赖于一个简单的公式——缩小晶体管尺寸，将更多晶体管封装到每片晶圆上，然后看着性能飙升、成本骤降。虽然每个新节点都能在速度、能效和密度方面带来可预测的提升，但这个公式正在迅速失效。

随着晶体管工艺接近个位数纳米，制造成本不降反升。功率传输正成为速度与热控制之间的瓶颈，而定义摩尔定律的自动性能提升正在减弱。

为了保持进步，芯片制造商开始向上——毫不夸张地说。他们不再将所有组件都放在一个平面上，而是将逻辑、电源和内存垂直堆叠。虽然2.5D封装已经将部分技术投入生产，将芯片并排放置在中介层上，但imec的CMOS2.0方案更进一步。它创建了一个晶圆级的专用层级结构，每个层级都针对其功能进行了优化，并通过超高密度互连进行连接。

其吸引力显而易见。 3D片上系统无需依赖越来越小的晶体管，即可提供更高的带宽、更高的密度和更低的能耗。但挑战同样巨大。将晶圆层调整至亚微米级公差、管理热应力以及重新思考设计和制造的每个阶段，都需要业界前所未有的协调水平。

与此同时，对计算能力的需求正在加速增长。人工智能训练工作负载、高级分析和无处不在的连接正在推动数据中心和设备制造商寻找新的方法来保持增长。

“下一个时代将不仅仅由更小的晶体管定义，”imec总裁兼首席执行官Luc Van den hove在ITF World的一次演讲中表示。“它将致力于在三维空间中集成功能，以克服二维缩放的瓶颈。”

CMOS2.0既简单又激进。其基本思想是将芯片分成几层，分别完善每一层，然后将它们像单个单片器件一样粘合在一起。理论上，这是超越纳米片的下一步。实践上，它将检验业界能否像过去那样有效地扩展复杂性。

什么是CMOS2.0？

CMOS2.0的核心在于突破单个单片芯片的限制。它并非将逻辑、存储器和模拟模块集成在同一平面上，而是将每一层独立制造，并针对其功能进行优化，然后再堆叠成统一的组件。

该方法融合了四个主要概念：

背面供电，将电源轨从正面金属堆叠移至晶圆背面。这降低了电压降，并释放了用于信号布线而非电源分配的布线资源。

细间距混合键合，使用铜-铜互连技术连接堆叠层，其尺寸远小于传统的微凸块。

互补场效应晶体管 (CFET)，垂直堆叠n型和p型晶体管，以缩小标准单元高度并提高密度。

双面工艺允许设计人员在晶圆的两面构建触点、过孔甚至晶体管。这创造了新的布线和集成选项。

原则上，这种分层架构可以缩短逻辑电路和存储器之间的信号路径并提高带宽，同时通过减少寄生损耗来提高能效。其愿景是创建一个功能更像3D片上网络的系统，而不是通过长线连接的扁平块组件。

虽然其中一些想法听起来与2.5D集成类似，例如将芯片安装在中介层上，但它们之间存在重要区别。在2.5D封装中，已知良好的芯片并排放置，并通过重分布层或硅桥连接。这种方法提高了I/O密度并实现了异构集成，但每个芯片仍然是一个独立的实体，通常具有独立的封装和独立的电源分配。相比之下，CMOS2.0的目标是真正的晶圆级堆叠，其中各层以面对面（或背对背）键合的方式形成单片结构，并以更精细的间距互连。其结果是，实际上是一个垂直组装的大型芯片，而不是水平组装的。

“仅仅缩小晶体管的尺寸已经不够了。我们需要在各个维度上扩展系统，” Van den hove说道。“通过垂直集成不同的功能，我们可以不断提高密度和功耗，而不仅仅依赖于缩短栅极长度。”

这种区别对性能、成本和可制造性具有重要意义。虽然2.5D系统可以重复使用现有的工艺流程和测试基础设施，但CMOS2.0需要重新思考从晶圆减薄和键合到热管理和EDA工具等所有方面。每一层都必须经过精心设计。精确对准，键合无空洞，并在线验证，以避免累积良率损失。

imec研发副总裁Julien Ryckaert表示：“我们的想法是将晶圆视为一个可以构建多层的平台，每层都有其独特的优化技术。这意味着您可以在每一层使用不同的节点、不同的设计规则和不同的材料，以获得最佳性能和成本。”

尽管混合键合和背面供电已在测试平台中得到验证，但将它们与垂直CFET和双面工艺相结合会带来相当大的复杂性。对于大多数晶圆厂而言，这不仅代表着工艺的变革，更是芯片构思、设计和量产方式的根本性转变。

四大技术支柱

虽然堆叠晶圆的想法听起来很简单，但CMOS2.0背后的四大技术支柱都代表着与传统半导体制造工艺的重大区别。这些支柱共同定义了该方法的技术基础，并强调了其在规模化实施方面既有潜力又面临挑战的原因。

背面供电将电源轨移至晶圆背面，使设计人员能够清理正面金属层上宝贵的布线轨迹。这降低了电压降并改善了时序收敛，尤其是在密集的标准单元阵列中。英特尔已经展示了一种名为PowerVia的背面电源架构，而imec自己的背面接触也显示出电压降的显著降低。然而，集成背面通孔和金属化需要晶圆减薄和特殊处理，以防止翘曲和污染。

需要细间距混合键合来通过铜对铜互连连接每个堆叠层，其间距比传统的微凸块紧密得多。虽然微凸块间距通常为40至50微米，但混合键合的目标间距小于2微米。这使得层间带宽巨大，但需要近乎完美的晶圆对准和表面处理，以避免出现空隙或开路。

与此同时，CFET建立在环栅晶体管的概念之上，通过垂直堆叠n型和p型器件。这种配置将标准单元高度缩短30%至40%，并在无需减小栅极长度的情况下提高了逻辑密度。然而，对准两种晶体管类型的栅极并通过多层集成触点会增加光刻、沉积和蚀刻步骤的复杂性。

最终的发展是双面工艺，它允许在晶圆的两面制造器件、触点和布线层。在成熟的流程中，这可以实现额外的电源分配、替代互连方案，甚至在背面制造功能器件。但是，双面设计需要新的工艺模块，用于晶圆翻转、对准和量测，以保持良率和性能。

这些支柱在技术上各自可行，但将它们结合在一个工艺流程中，正是CMOS2.0的独特之处，也使其极难实现。良率管理、工艺控制和设计工具的准备程度将决定这一愿景能否扩展到HVM。

CMOS 2.0，改变设计规则

CMOS 2.0不仅仅是重塑工艺流程，它从根本上改变了设计人员对片上系统 (SoC) 分区、布线和验证的思考方式。在传统的SoC中，布局规划始于一张由标准单元组成的平面图和可预测的金属层堆栈。电源分配和信号布线同时进行优化，前端逻辑和后端互连之间清晰分离。

当多层堆叠在单片组件中时，许多这些假设不再适用。设计人员必须尽早确定哪些模块应该位于哪些层，以及电流如何垂直流过背面过孔。CMOS 2.0不再是一个单一的电源网格，而是具有不同电阻路径和热约束的重叠平面。即使是像引脚分配这样基本的设计也变成了一个三维问题，需要能够跨多层布线资源建模的工具。

Synopsys高级总监Amlendu Shekhar Choubey表示：“跨层划分不仅仅是一个布局规划问题。它改变了你对电源传输、信号完整性以及每个阶段需要测试的内容的思考方式。你必须从一开始就考虑这些约束，否则你将永远无法满足时序和良率要求。”

这种转变也会影响寄生参数提取。更短的垂直互连可以改善延迟，但它们会引入新的电容驱动耦合效应，必须对其进行精确建模。EDA工作流程必须考虑跨层的热梯度，因为某一层中的热点可能会降低相邻层的性能或可靠性。设计人员还需要了解键合过程中的机械应力会如何随时间推移影响器件性能。

布局布线d-route工具也需要改进。如今的引擎建立在数十年来对二维布线和标准单元行的假设之上。当层级能够以亚微米间距面对面连接时，布线变得更像组装3D网状网络。这需要新的算法和设计规则，以及可视化工具，帮助工程师了解其设计在三维空间中的表现。

除了布线之外，签核和验证流程也必须随之调整。多层集成需要检查对准公差、键合质量和跨多个工艺步骤的电源完整性。热模拟必须追踪热量在不同层级间的移动方式，以及局部热点是否会降低性能。如果没有最新的建模和分析工具，随着层级的增加，产量损失的风险会随之增加。

西门子EDA产品管理高级总监John Ferguson表示：“EDA不再仅仅是芯片设计，它是一个涵盖从概念到现场数据的整体性系统。”这意味着要以不影响周转时间的方式对各层级的热量、应力和电气效应进行建模。”

测试和生命周期遥测正成为关键的差异化因素。在多层封装中，已知良好裸片的经济性已成为已知良好层级的考量，这意味着每个晶圆级层级在键合之前都必须经过测试和验证。现场可靠性监控的能力取决于在堆叠内部深处嵌入传感器。构建有效的硅片生命周期管理策略意味着在最早的设计阶段就整合测试钩和遥测基础设施。

“测试和硅片生命周期管理不能事后才考虑，”Synopsys的Choubey表示。“在垂直堆叠中，您仍然需要已知良好的裸片和现场遥测的路径。”

这种程度的复杂性也要求工程团队改变协作方式。芯片设计、封装和制造之间的传统界限开始变得模糊，因为各个学科彼此依赖程度越来越高。对许多公司而言，这不仅仅是技术转型，更是文化转型，需要新的工作流程、技能组合和合作伙伴关系。

“将系统划分为不同的层级可以降低每个子系统的复杂性，但也增加了连接这些子系统的复杂性，”西门子EDA定制IC验证部门产品管理总监Weilii Tan表示。“现在，你拥有相互关联的子系统，你必须找到在它们之间进行路由的最佳方式。”

制造领域的挑战

虽然CMOS2.0的愿景令人瞩目，但将其投入量产需要解决一系列制造挑战。即使单个挑战也十分艰巨。

亚微米混合键合或许是需要克服的最大技术挑战。从40微米间距的微凸块到2微米以下的铜对铜键合，需要晶圆对准精度达到100纳米以下。键合界面上的任何颗粒或表面粗糙度都可能导致空洞或电气不连续性。即使是微小的工艺偏差也可能导致良率损失，并波及堆叠的所有层级。

EV集团业务发展总监Bernd Dielacher表示：“键合对准器目前提供50纳米以下的精度，这意味着晶圆间套刻精度低于100纳米。这种精度水平对于支持imec的互连微缩路线图至关重要。”

背面处理和晶圆减薄带来了其他挑战。为了实现背面供电，晶圆必须减薄至约20微米，并且必须格外小心地进行处理，以避免翘曲和污染。处理超薄基板需要专用的载体、临时粘合剂以及尚未标准化的清洁步骤。

“处理超薄晶圆本身就是一门科学，”Brewer Science首席应用工程师Alice Guerrero说道。“如果不能完美地控制翘曲、翘曲和污染，背面集成的所有优势都将化为乌有。”

工艺复杂性和配方管理也是主要挑战。混合键合和背面金属化需要精确控制沉积、蚀刻和退火步骤。在许多情况下，工艺窗口非常狭窄，手动调整配方已不再可行。这促使人们越来越依赖机器学习来发现稳定的工艺条件。

“当你观察现代蚀刻设备时，你会发现已经有天文数字的配方，”Lam Research首席技术与可持续发展官Vahid Vahedi在ITF World的一次演讲中说道。“一旦添加背面处理和混合键合，工艺空间就会变得非常大，以至于你需要人工智能和高级分析才能找到稳定的操作窗口。”

材料集成和原子级薄膜带来了另一层复杂性。由于器件垂直堆叠，薄膜厚度或成分的任何变化都会影响对准。

“一旦器件实现3D化，每个单层都至关重要，”ASM首席执行官Hichem M’Saad在ITF World的演讲中表示。“选择性ALD让我们能够自对准通孔，并保持当今环绕栅极和未来CFET的可靠性。”

检测与量测

最后，检测与量测必须不断发展。传统的光学检测难以发现键合层之间的空隙。虽然包括红外成像和X射线断层扫描在内的非破坏性方法正在被部署以尽早发现缺陷，但随着工艺步骤的增多和特征尺寸的缩小，缺陷分类仍然是一个瓶颈。

“非破坏性检测对于优化良率至关重要，”Dielacher表示。“如果不能尽早发现层间空隙，就会导致高废品率。”

除了最终阶段的量测之外，制造商越来越认识到在工艺早期发现潜在晶圆问题的重要性。即使是轻微的翘曲或弓形，也可能在减薄和键合过程中被放大，导致对准失败或部分空洞，从而降低良率。

当多个合格芯片堆叠在一起时，经济风险甚至更高。一块晶圆上的一个潜在缺陷就可能毁掉键合在其上的每一层晶圆的价值。因此，一些晶圆厂正在尝试更全面的宏观检测和更早的偏移跟踪，以便在高风险晶圆进入键合流程之前将其标记出来。

“他们追求的是芯片完整性的最大概率，”Microtronic应用总监Errol Akomer说道。“如果及早发现问题，就可以在它成为代价高昂的问题之前，通过保护带将其排除。”

除了提高良率之外，早期检测还能详细记录每块晶圆的长期状况，从而能够在现场发生故障时更快地进行根本原因分析。

Akomer表示：“很多客户希望在整个生产线上多次获取每片晶圆的图像。如果之后出现问题，可以准确地追溯到问题的根源。”

这些做法起源于汽车和航空航天等高可靠性市场，但它们在CMOS 2.0中将变得越来越重要，因为堆叠多层晶圆的成本和复杂性使得偏移控制和可追溯性对于经济可行性至关重要。

可靠性与成本

虽然CMOS 2.0有望显著提升密度和性能，但它也带来了新的可靠性和成本风险，这与平面微缩技术有着根本的不同。其中最重要的因素之一是良率堆叠。在单片晶圆堆叠中，每一层都必须符合规格。如果任何一层出现故障，整个组件都将失效。即使是适度的缺陷率也会在各层之间累积，导致有效良率达到挑战商业可行性的水平。

多年来，已知良好裸片策略一直应用于2.5D和多芯片模块，使制造商能够在最终组装之前对单个裸片进行筛选。随着晶圆级键合的出现，重点转移到已知良好的层级。这需要在每个构建阶段进行严格的在线测试和检测，并进行工艺监控，以便在细微的变化蔓延到整个堆叠之前将其捕捉到。

“一个AI封装中有50个Tile，一个损坏的GPU会毁掉49个好的GPU，”英特尔代工服务部研究员Mark Gardener在ITF World的一次演讲中说道。“芯片级分选和中流测试插入将成为极具经济优势的方案。”

除了良率之外，现场可靠性也变得更加复杂。热循环、机械应力和电迁移会以不同的方式影响不同的层级。故障分析也更加困难，因为传统的探测和成像技术通常无法在不使用破坏性方法的情况下访问埋层。随着器件投入生产，制造商将需要新的策略来监控现场健康状况并预测性能随时间推移而下降。

另一个经济考虑因素是，投资3D晶圆堆叠是否适用于所有市场。虽然高性能计算可以吸收更高的工艺成本来提升密度和带宽，但许多其他领域可能会发现其经济效益令人望而却步。成熟节点将继续发挥重要作用，尤其是在成本、功耗和可靠性高于原始晶体管密度的情况下。

格芯首席技术官Gregg Bartlett在ITF World的一次演讲中表示：“130纳米和22纳米这样的节点并非遗留技术；它们对电气化和射频至关重要。我们可能在光鲜亮丽的层面以下的研发投入不足。”

目前，CMOS2.0的经济效益可能有利于那些能够以卓越的性能和节能来证明更高成本合理的应用。但随着工艺成熟度的提高，其中一些优势可能会向下游转移，就像先进封装已经开始做的那样。