三星电子将从16层HBM开始引入混合键合技术

据报道，日前三星电子DS部门半导体研究所下一代研究团队常务董事金大宇指出，随着高带宽内存（HBM）技术的发展，当堆叠层数超过16层时，现有的热压缩键合（TC）技术将无法满足生产需求。为此，三星正准备从16层HBM开始引入混合键合技术。

混合键合，是一项前沿的集成电路封装技术，结合了电介质-电介质键合和金属-金属键合，核心在于实现芯片间的高密度、高性能连接。与传统的凸点或焊球互连方式不同，它采用直接铜对铜的连接策略，这一革新使得芯片堆叠与封装能够在超小间距下进行，从而实现三维集成。

混合键合可实现更精细的间距（<10μm，甚至<1μm），对互连密度和器件性能带来显著的提升。金属与金属之间的直接接触有利于高效散热并减少寄生延迟。电介质隔离了金属焊盘，因此焊盘之间不会产生信号干扰。其主要是用在2.5D IC与3D IC封装中，可应用于CIS和NAND，也可用于DRAM，HBM等对密度、带宽、延迟要求极高的场景。

三星电子将16层堆叠视为HBM内存键合技术从热压缩键合转向混合键合的关键节点，连接各层DRAM Die的键合工艺在HBM制造中有着举足轻重的作用，但传统热压缩键合由于包含凸块结构，不仅影响间距压缩同时拥有更高热阻。根据三星电子给出的数据，无凸块的混合键合可将堆叠层数提高至多1/3、热阻降低至多20%。

此前三星在论文中曾表示，未来16层及以上的HBM必须采用混合键合技术。三星称，降低堆叠的高度是采用混合键合的主因，內存高度限制在775微米内，在这高度中须封装17个芯片（即一个基底芯片和16个核心芯片），因此缩小芯片间的间隙，是內存大厂必须克服的问题。

之前报道称，三星在3D DRAM中通过混合键合替代部分TSV，在提升集成度的同时降低了30%的芯片表面积。此外，三星计划从2025年下半年量产的V10 NAND开始引入混合键合，解决420层以上堆叠的可靠性难题。值得一提的是，今年4月，三星使用子公司Semes的混合键合设备制作了16层的HBM样品，并表示芯片运作正常。

目前已商业化的最新HBM产品是第5代“HBM3E”，其堆叠层数最高可达12层。根据三星电子透露的路线图，其将在第6代HBM的16层“HBM4”沿用现有技术，在16层的第7代HBM“HBM4E”中同时采用TC键合和混合键合技术，并将从20层的第8代HBM“HBM5”开始全面量产。金副社长表示：“如果间距小于15μm，我们将不得不转向不使用焊料的混合键合技术”，并且“混合键合还具有散热性好的优势，因此我们正在积极研究。”

在HBM5 20hi世代，三大主要HBM制造商（三星、美光、SK海力士）都已确定采用混合键合技术，这标志着混合键合技术正式进入HBM领域并成为实现更高堆叠层数（如20hi甚至24hi）、更强I/O性能和更好散热能力的关键，成为推动HBM5实现技术突破的必然路径。