创意电子GUC在台积电N5制程上成功流片专用UCIe Face-up IP

今日，先进 ASIC 领导厂商GUC创意电子宣布在台积电 N5 制程上成功流片业界领先的通用小晶片互连高速™ (UCIe™) PHY Face-Up IP，以便与台积电 SoIC®-X 技术整合。此 IP 目标锁定 AI、HPC、xPU 和网络链接应用，搭载自适应电压调节 (AVS) 技术，达到突破性 36Gbps 性能，在特定数据速率下，功率效益提高可达2倍。此解决方案提供裸晶边缘每毫米 1.5TB/s 的带宽密度，在业界遥遥领先。此芯片利用 TSMC 先进 SoIC-X 和 CoWoS® (Chip-on-Wafer-on-Substrate) 封装技术进行组装。

随着领先业界的 N3P 和 N5 UCIe 解决方案的问世，GUC 正式推出全新的 SoIC-X 专用的 UCIe Face-Up IP，功率效益提高两倍，可支36Gbps。GUC 营销长 Aditya Raina 表示，我们打造了通过流片验证的完整 2.5D/3D 小芯片 IP 组合，涵盖 TSMC 的 7nm、5nm 和 3nm 制程技术。结合我们在设计、封装整合、电热模拟、DFT、生产测试方面的专业能力，我们提供全方面解决方案，为 AI、HPC、xPU 和网络链接客户加快开发周期和产品 ramp-up 阶段。

GUC 技术长 Igor Elkanovich 补充道，我们的使命在于提供最快、最低功率的 2.5D/3D 小芯片接口 IP，确保从单体式 SoC 顺利转变到模块化小芯片架构。整合 2.5D 与 3D 封装、运用 HBM3/4、UCIe 与 GLink-3D 接口，都是为了高度模块化处理器铺路，以便超越传统的光罩尺寸极限。