解决2.5D/3D芯片异构集成的五种工作流程

跟上摩尔定律的步伐仍然具有挑战性，并推动着创新封装技术的采用，这些技术支持持续的系统扩展，同时成本低于同类单片设备。

这些封装技术将通常同质的单片器件（例如 ASIC 或 SoC）分解成离散的、未封装的芯片（称为芯片集），这些芯片集经过专门设计和优化，可与其他芯片集在一个封装内协同工作。这也称为异构集成 (HI)，其中多个芯片集或芯片集集成到一个系统级封装 (SiP) 设计中。

异构集成的SiP器件具有诸多优势，包括更高的性能、更低的功耗、更小的面积、更低的成本以及更快的上市时间。然而，迄今为止，只有少数高级用户设计和生产这些器件。行业的广泛普及需要芯片模型和芯片间连接IP的标准化——这项工作目前正在进行中——并由新的工作流程支持。

图 1：小芯片应对半导体扩展挑战

在本文中，将重点介绍规划、实施、验证和共同设计异构设计所必需的五个工作流程。

• 规划与分析
• 物理设计规划与分析
• 设计分析
• 可靠性分析
• 测试计划和验证

图 2：异构集成工作流程

当设计经历五个工作流程时，它还会经过建模和分析，以不断验证设计是否符合其性能规格。

预测模型应用于架构和物理设计规划阶段，其主要目标是确保工程决策的准确性并深入了解下游性能。这也使团队成员能够验证他们选择的封装和系统架构是否能够最佳地解决他们试图解决的问题。

设计建模可以进一步完善设计，因为在实施过程中可以获得更多内容和细节。其目标是在纠正措施相对简单且成本低廉的情况下识别并解决问题。这些问题通常与功率、热性能、信号完整性、工艺规则甚至机械集成有关。

最后一步是最终签核完成的设计，然后才能正式投入生产。由于 HI 设计包含广泛的多领域设计内容和 IP，因此需要在整个五个工作流程中提供全面的数据管理支持。

接下来一起更详细地了解这五个工作流程本身。

规划与分析

架构规划和分析工作流程使系统和 RTL 设计人员能够利用三个关键输入快速探索和捕获可行的设计架构：

Chiplet 组件和相应的设计套件。

封装内内部芯片间接口的标准高速协议。

SiP 封装与 PCB 级系统内其他芯片之间的外部芯片到芯片接口。

这些高速接口可以使用通用连接IP模型库来捕获，然后映射到特定于供应商和技术的连接IP。这使系统设计人员能够根据系统需求评估各种场景的功耗、性能、面积和成本属性。

通过这种方式，预测模型可以帮助工程师通过识别一组有限的场景或微架构以及探索多种配置和分区场景来找到最佳微架构。

物理设计规划与分析

一旦确定了最佳的 SiP 架构，就可以开始详细设计，包括物理规划、实施和分析。

物理设计规划和分析工作流程适用于中介层和封装基板。它涵盖封装平面规划、IO 规划、电源传输、基板布线可行性、网表优化，以及相应的检查，例如 LVS 和 LEC。

在布局规划和实施过程中，预测模型用于持续验证设计，最终简化设计流程。随着电源平面等详细设计结构的实施，建模保真度和结果质量将得到提升。

由于一个或多个定制芯片的协同设计至关重要，因此必须充分支持芯片和封装设计团队之间的紧密协作。这意味着需要建立强大的多领域设计数据管理以及全面的工程变更单支持，以促进团队和学科之间的数据交换。

设计分析

设计分析工作流程包含提取和仿真工具，支持 SiP 信号和电源完整性、静态和动态 IR 压降、电迁移和时序分析。

传统的信号完整性技术可以用来模拟高速接口，而对于低速信号以及测试和控制类型的连接则需要进行静态时序分析。

所采用的电源完整性方法必须适应多芯片组场景。这些结构需要详细的寄生参数提取，支持硅和有机基板，以及系统级封装 (SiP) 和芯片级组合提取，以进行电压降和电磁分析。

可靠性分析

需要进行广泛可靠性分析的两个关键领域是热应力和机械应力。鉴于集成式设计中器件之间的距离很近，芯片间或芯片与封装间很可能存在某种类型的相互作用。因此，热耦合可能是一个很大的问题。

这种深入的分析需要芯片的详细热模型。这些模型需要考虑芯片级的功率密度和晶体管级发热，而假设整个芯片的温度均匀已不再现实。

考虑到基板尺寸和所用材料的不同，机械应力也可能是一个问题。例如，当一个大型、多层掩模硅中介层位于有机封装基板上时，分析必须考虑不同的热膨胀系数值，并且必须评估热致凸块应力或基板翘曲等影响。

芯片集和系统级封装 (SiP) 层面也需要进行制造设计和电气规则检查。这些检查包括电迁移、静电放电、闩锁效应和电气过应力。为了加快此类系统级封装 (SiP) 分析的速度，所需的芯片集模型和性能数据应包含在各自的设计套件中。

测试计划和验证

对于 HI 来说，最具挑战性的工作流程之一可能是制造测试，因为它需要测试设计 (DFT) 基础设施、晶圆级测试、封装内芯片测试以及芯片之间的接口测试。

好消息是，目前已有成熟的 DFT 标准用于测试 2.5D 和 3D 设计，包括 IEEE 标准 1838、1687 和 1149.1。此外，此工作流程也得到了 DFT 最新进展的支持，例如具有符合 1838 标准的测试访问端口的内存测试和内置自测试 (MBIST)、支持 3D 封装图案重定向流程的扫描测试，以及使用由封装单元 (Wrapper Cell) 组成的差分磨损方案链进行的芯片间互连测试。

至关重要的是，这些方法必须在早期设计中就支持 SiP 测试；这需要在封装级别规划探针焊盘访问和测试 IO——类似于高速 IO 的规划要求。

此外，必须理解，测试考量不能等到设计流程结束，而必须纳入早期规划中。封装工程师必须与测试工程师合作制定测试IO计划，并支持静态时序分析和时序仿真需求。

多领域协同设计释放 HI 的优势

成功交付异构集成系统需要在整个设计生命周期中采用集成的多领域工作流程和协作设计方法。

异构设计会生成涵盖整个产品生命周期的海量多领域数据。这需要管理系统、RTL、芯片甚至机械设计的设计数据库。异构设计 (HI) 还涵盖广泛的 IP、材料和设计套件。所有这些数据都需要精心管理和同步，以确保整个设计流程的效率和设计完整性。

异构集成具有诸多优势和益处。它能够支持比单片SoC更大、更复杂的系统，并带来功耗、性能、面积和尺寸方面的改进。然而，这些优势并非唾手可得。必须应对一些关键挑战，包括最佳分解和架构选择、系统供电，以及热管理、时序和测试。想要克服这些挑战并充分利用异构集成设计优势的公司，应该专注于构建、验证和部署本文介绍的五个工作流程。